先に滞在するノード値生成技術を提供越えて
フィンFET技術とも技術に高いレベルから複数のノードだけでなく覆う第1のフレームワークに基づいて、ザイリンクスの新しい16 nmおよび20 nmのウルトラスケール™シリーズは、だけでなく、3D ICのモノリシックICから延びることができます。20ナノテクノロジーの分野では、ザイリンクスはフルライン速度でインテリジェントな処理をサポートし、システム性能のGbのレベルの数百をサポートするだけでなく、Tb及びTfのレベルに拡張するだけでなく、最初のASICクラスのアーキテクチャを開拓しました。16ナノメートルプロセスの観点から、ウルトラスケール+シリーズは、新しいメモリとなり、3Dオン3DおよびマルチプロセッシングSOC（MPSoC）技術の完璧な組み合わせは、リード生成の値を実現することができます。
ザイリンクスの新しいウルトラスケール+ FPGAファミリが含まれ Kintex®ウルトラスケール+ FPGA と のVirtex®ウルトラスケール+ FPGA および 3D ICの シリーズを、Zynq®UltraScale+の ファミリは、業界初の完全プログラマブルなMPSoCが含まれています。システムレベルウルトラスケール+は、システムインテグレーションとインテリジェンスが大幅に増加（28 nmのデバイス、2〜5倍に増加ワット当たりのシステムのパフォーマンスと比較して）値がはるかに従来のプロセスノード移植を超えて送達するために最適化し、そして最高レベルのセキュリティ。
メイン革新UltraScaleアーキテクチャ
- ASICクロック論理向上インフラと同様の90％の発電効率をルーティングするための方法であって、
- シリーズの高速メモリは、DSPとパケット処理のボトルネックを解消するのに役立ちます。
- 強化DSPスライスは、27×18ビット乗算器と2つの加算器を統合し、そして有意点IEEE STD 754浮動小数点性能と効率を向上させることができます。
- ステップ関数の増加との間の3D ICチップの帯域幅は、仮想シングルチップ設計を達成することができます
- 有意待ち時間プラス集積ASIC実装ステージモジュールの複数を低減することにより、バルクI / O帯域幅は、RS-FECイーサネット100G、150GインターラーケンとPCIe®GEN4のために提供されてもよいです
- 静的/動的パワーゲーティング上の様々な機能要素を大幅に電力を節約することができ
- AESビットストリーム復号認証、鍵処理方法、及びファジィ高度なプログラミングにより、次世代セキュリティ装置のセキュリティアプリケーションを有効にします。
- DDR4のサポート、最大帯域幅、マスストレージインターフェースの2666 Mb /秒へ
- UltraRAMが大きいオンチップメモリを提供し、SRAMデバイス集積サポート
- ワット当たりの性能の利点を最適化する革新的なIP相互接続技術は、さらに30％と20％増加させることができます
- MPSoC技術は、リアルタイム制御、グラフィックスおよびビデオ処理、波形およびパケット処理、およびマルチレベルのセキュリティ、安全性と信頼性をサポートするハードウェアおよびソフトウェアエンジンを結合します