初期の開発では、PCIeのは、もともとHSI（高速相互接続）と呼ばれ、前3GIO（第3世代I / O）に社名を変更し、そのPCI-SIG名PCI Expressを確定します。テクニカルワーキンググループの名前付きアラパホー作業部会（AWG）は、標準を開発しました。最初のドラフトについては、アドホックワーキンググループはインテルのエンジニアと、その後、業界パートナーを含めるようにアドホックワーキンググループを展開します。
PCI Expressは、継続的な発展と技術の向上です。
2013年、起草されたPCI Expressバージョン4は、最終仕様に達する2017年に期待されています。PCI SIGとインテル開発者フォーラムの2016年の年次開発者会議では、シノプシスは、PCIe 4.0上で実行しているシステムを実証し、そしてMellanox社は、適切なカードを提供します。
単方向の帯域幅があることに注意してください、双方向の速度が倍増しました。
| PCI Expressのバージョン | コードの行 | 伝送速度 | スループット | |||
| ×1 | ×4 | ×8 | 16× | |||
| 1.0 | 8B / 10B | 2.5 GT / sの | 、250 MBの /秒 | 1 GB / sの | 2ギガバイト/秒 | 4ギガバイト/秒 |
| 2.0 | 8B / 10B | 5GT / sの | 500メガバイト/ sの | 2ギガバイト/秒 | 4ギガバイト/秒 | 8ギガバイト/秒 |
| 3.0 | 128B / 130B | 8GT / sの | 984.6メガバイト/秒 | 3.938ギガバイト/秒 | 7.877ギガバイト/秒 | 15.754ギガバイト/秒 |
| 4.0 | 128B / 130B | 16GT / sの | 1.969ギガバイト/秒 | 7.877ギガバイト/秒 | 15.754ギガバイト/秒 | 31.508ギガバイト/秒 |
| 5.0 | 128B / 130B | 32または25GT / sの | 3.9または3.08ギガバイト/秒 | 15.8または12.3ギガバイト/秒 | 31.5または24.6ギガバイト/秒 | 63.0または49.2ギガバイト/秒 |
PCIe 1.0A
2003年には、PCI-SIGのPCIeは1.0Aを導入し、各チャネルのデータレート250 MB /秒、毎秒2.5ギガトランスファー（GT /秒）の伝送レートです。送信量が追加のオーバーヘッドビットスループットを含まないので、伝送速度は、毎秒送信の量ではなく、秒あたりのビットの数として表される、のPCIe 1.1 20％の占有率（= 2/10になり、8B / 10B符号化方式を使用して）元のチャネル帯域幅。
PCIe 1.1
2005年には、PCI-SIGは、PCIe 1.1を導入しました。この更新された仕様は、いくつかの改善と明確化を含むが、PCI Expressの1.0Aと完全に互換性があります。そのままのデータレート。
PCIe 2.0
PCI-SIGは2007年1月15日にPCI Expressベース仕様2.0を発表しました。チャネル当たりのスループットを倍増のPCIe 2.0標準のPCIe 1.0 GT / sの5への送信速度500 MB /秒、250 MB / sの増加しました。これにより、レーンのPCIeコネクタ32（×32）は、16 GB /秒のサポート、トータルスループット。
PCIe 2.0およびPCIe V1.Xのマザーボードのスロットカードは完全な下位互換性があります。PCIe 2.0カードのPCI Express 1.1のPCIe 1.1の下位互換性マザーボードの通常利用可能な帯域幅。全体的に、グラフィックスカードやマザーボードV2.0の設計は、V1.1または別の使用とv1.0aします。
PCI-SIG、データ転送プロトコルとソフトウェアアーキテクチャを有する上のPCIe 2.0ポイントの改善は述べています。
Intelの最初のチップセットは、2007年10月21日のとして、のPCIe 2.0はX38でサポートし、さまざまなベンダー（のAbit、Asusの、ギガバイト）は、出荷を開始しました。AMDは、AMD 700シリーズチップセットは開始からのPCIe 2.0、nVidiaのMCP72をサポートし始めました。インテルP35チップセットを含むすべてのIntelチップセットは、PCIeの1.1または1.0Aをサポートしています。
各チャネルがアクティブ4ギガビット/ sの最大転送レートの5 GT / sの生データレートを提供するように、8B / 10B符号化方式を使用して1.1、のPCIe 2.0などが挙げられます。
PCIe 2.1
PCI Expressの2.1（2009年3月4日付けのその仕様は）のPCI Express 3.0、サポートおよびトラブルシューティングシステムの完全な実装のための管理計画のほとんどをサポートしています。同じ速度およびPCI Express 2.0しかし。残念ながら、スロットの増加は、PCI Express 2.1カードと1.0 / 1.0aの古いマザーボードの一部の間の下位互換性のパワーを破るために、ほとんどのマザーボードは実用を通じてベンダーがPCI Expressの1.1コネクタを持っていますプログラムは、PCIe 2.1との下位互換性をサポートするために、BIOSのアップデートを提供します。
PCIe 3.0
PCI Expressの3.0仕様バージョン3.0は2010年11月の遅れの数の後に基本的な提供します。2007年8月には、PCI-SIGは、PCI Express 3.0は、高速の第2のビットレート（GT / s）は、および既存のPCI Expressとの下位互換性あたり8つのギガビットになることを発表しました。また、発表された、PCIエクスプレス3.0の仕様は最終的に2010年第2四半期まで延期されます。PCIエクスプレス3.0の仕様強化された新機能は、送信機と受信機のイコライザー、PLLの改善、クロック・データ・リカバリ、および現在のトポロジサポートチャネルエンハンスメントを含むいくつかのシグナル伝達の最適化とデータの整合性が含まれます。
PCI-SIGの分析は、6ヶ月間のPCI-SIG可能性相互接続帯域幅拡張技術解析で発見、それが第2の伝送レート当たり8つのギガビットは主流のシリコンプロセス技術で製造することができる、展開することができるが見出されました既存の低コスト材料及びインフラ、（無視できる程度の影響を除く）PCI Expressのプロトコルスタックとの完全な互換性を保ちつつ。
PCI Expressの8B / 10B符号化の前128B / 130Bに3.0アップグレードの符号化方式は、約1.54パーセント（= 130分の2）にPCI Expressの20％2.0から帯域幅のオーバーヘッドを低減します。これは、フィードバック多項式バイナリデータストリームトポロジに公知技術の「スクランブル」と呼ばれるプロセスを介して達成されます。スクランブル多項式が知られているので、アンチフィードバック・トポロジー多項式運転データを使用してデータを復旧することが可能です。PCI Expressの8 GT 985メガバイト/秒のチャネル当り/ sの実効ビットレート3.0、実際には、チャネル帯域幅のPCI Expressに対して2.0倍
2010年11月18日には、PCIスペシャル・インタレスト・グループが正式にPCIエクスプレスの新バージョンに基づいてデバイスを構築するために、そのメンバーへのPCI Express 3.0仕様の完成を発表しました。
PCIe 3.1
電源管理、パフォーマンスおよび2014年11月の発売の機能：2013年9月には、PCI Expressの3.1仕様は、2013年または早期2014年リリースの最後に三つの領域でのPCI Express 3.0仕様の改善の様々な統合を発表してきました。
PCIe 4.0
2011年11月29日には、PCI-SIGは、ソフトウェアのサポートおよび中古機械インタフェースとの下位互換性を維持しながら、PCI Expressの4.0は、PCI Expressの3.0倍によって提供される帯域幅、16ギガ/ sのビットレートを提供することを発表しました。PCI Expressの4.0仕様では、OCuLink-2、代替のThunderboltコネクタですもたらすでしょう。OCuLinkバージョン2 16 GT /秒（8ギガバイト/秒×4チャネルの合計）までを有する、コネクタサンダー3 5ギガバイト/秒の最大帯域幅。また、アクティブおよびアイドル消費電力の最適化を研究しています。最終仕様は、2017年にリリースされる予定です。
2016年8月には、インテル・デベロッパフォーラムでのシノプシスは、PCIe 4.0のテストマシンを実行示しています。彼らの知的財産は、2016年の終わりにそのチップや製品を提供するには、いくつかの会社計画にライセンス供与されています。