デジタルロジックとデジタルシステム設計 (袁小平) MOOC 参考回答

講義 1 概要講義 1 概要 - 単体テスト

1. 質問: 現代の電子技術の発展において、集積回路デバイスは現在 () 段階にあります。選択肢: A: 個別コンポーネント B: 集積回路 C: 大規模集積回路 D: 超大規模集積回路答え: [超大規模集積回路] 2. 質問: 現代の電子技術の発展は () にあります。ステージ。選択肢: A: 理論的基礎 B: ディスクリート部品 C: 集積回路時代 D: 真空管答え: [集積回路時代] 3. 問題: デジタル信号の高レベルと低レベルの正しい説明 ()。選択肢: A: それぞれが電圧範囲に対応します B: それぞれが特定の電圧値に対応します C: 高レベルは 5V です D: 低レベルは 0V 答え: [それぞれが電圧範囲に対応します] 4. 質問: 集積回路は次のとおりです集積度は（）内に分かれています。選択肢: A: 小規模 B: 中規模 C: 大規模 D: 超大規模答え: [小規模; 中規模; 大規模; 超大規模] 5. 質問: 現在の集積回路の代表的なチップは () です。選択肢: A: シングルチップマイコン B: FPGA C: DSP D: SOPC 答え: [シングルチップマイコン; FPGA; DSP; SOPC] 6. 質問: () およびその他の側面を含む電子技術の適用範囲。選択肢: A: 日常生活 B: 工業および農業生産 C: 軍事および国防 D: 航空宇宙回答: [日常生活; 工業および農業生産; 軍事および国防; 航空宇宙] 7. 質問: このコースの主な内容は次のとおりです。 ()。選択肢: A: 組み合わせ論理回路 B: 順序論理回路 C: パルスの生成と整形 D: FPGA E: HDL F: デジタルシステム設計法答え: [組み合わせ論理回路; 順序論理回路; パルスの生成と整形; FPGA; HDL;デジタルシステム設計法】 8. 問題：次のデバイスのうち、デジタルデバイス（）に該当するものはどれですか。選択肢: A: ゲート回路 B: 記憶回路 C: 組み合わせ回路 D: 順序回路 E: FPGA 答え: [ゲート回路; 記憶回路; 組み合わせ回路; 順序回路; FPGA] 9. 質問: アナログ信号の特性は、アナログ信号の特性を反映します。 ()。選択肢: A: 送信が容易ではない B: 保存が容易ではない C: 計算が容易ではない D: 消費電力が高い回答: [送信が容易ではない、保存が容易ではない、計算が容易ではない] 10. 質問: の特性デジタル信号は()内に反映されます。オプション: A: 低干渉 B: 送信が簡単 C: 保存が簡単 D: 計算が簡単回答: [送信が簡単、保存が簡単、計算が簡単] 11. 質問: 時間的に連続する物理量と振幅は数字と呼ばれます信号オプション: A: 正解 B: 誤答: [正解] 12. 質問: 時間と振幅が連続する物理量はアナログ信号オプションと呼ばれます: A: 正解 B: 誤答: [正解] 13.質問: アナログ信号は送信は簡単ですが、保存は簡単ではありません選択肢: A: 正解 B: 誤答: [誤] 14. 質問: デジタル信号は送信が簡単で、計算が簡単です選択肢: A: 正解 B: 誤答え: [正解] 15. 質問: デジタル信号は 0 と 1 で表すことができます。選択肢: A: 正解 B: 間違った答え: [正解] 16. 質問: デジタル信号の 1 はデジタル信号の 0 より大きいです。選択肢: A: 正解 B: 誤答: [誤] 17. 質問 : 最新の電子技術では、アナログ - デジタルコンバーターを使用して、アナログ信号とデジタル信号を相互に変換できます。選択肢: A: 正解 B: 誤答: [正解] 18. 質問: CPLD の英語は () です。答え: [Complex Programmable Logic Device] 19. 質問: FPGA の英語名は () です。回答: [フィールドプログラマブルゲートアレイ] 20. 質問: 信号は情報です ()。答え：[キャリア] 21. 質問：電子回路における信号には、アナログ信号と（）があります。答え：[デジタル信号] 22. 質問：アナログ回路や（）を含む電子回路。答え：【デジタル回路】

[課題] 講義 1 入門講義 1 入門 - 単元の課題

1. 質問: これまでに学んだ知識を活用して、電子製品を設計するためのアイデアを考えてください。要件は次のとおりです: (1) 製品アプリケーションの背景、(2) 機能と原理、(3) 製品のブロック図とテキストを使用して、説明してください。採点ルール: [生徒の想像力と創造性を主に評価します。重要なのはアイデアと創造性です。生徒のブロック図を基に実現できるかどうかはあまり気にしません。 (1)製品応用背景（独創性）30点、(2)機能・原理説明20点。創造性があり、原理・ブロック図の説明が妥当であれば50点満点、創造性が平均的で原理・ブロック図の説明が平均的であれば30点とする。その他の場合には、適宜ポイントを付与いたします。 ] 2. 質問: 電子エンジニアとして、電子製品を設計する際に考慮すべき問題は何ですか?採点ルール：【市場（10点）、効率（10点）、技術水準（10点）、倫理（10点）、法律（10点）の観点から評価することを推奨します。市場、効率性、技術基準、倫理、法律の観点から合理的に説明できれば50点、一般的または不十分な場合は30点を満点とします。】

第2講数体系変換第2講数体系変換～単元テスト

1. 質問: ( ) は通常、10 進数を 2 進数に変換するために使用されます。オプション: A: 2 を掛けて整数に丸める B: 10 を掛けて整数に丸める C: 2 を掛けて整数に丸める D: 10 を掛けて整数に丸める答え: [2 を掛けて整数に丸める整数] 2. 質問: 10 進数の 18 を 8 進数の Yes( ) に変換します。選択肢: A:20 B:22 C:24 D:21 答え: 【22】 3. 問題: 任意の 16 進数は少なくとも ( ) 2 進数で表現できます。選択肢：A:1 B:2 C:4 D:16 答え：[4] 4. 問題：符号付き2進数11010を2の補数で表現した10進数は( )です。選択肢: A:+10 B:-10 C:+6 D:-6 答え: [-6] 5. 問題: 2 進数 (11001.11)B を 10 進数 ( ) に変換します。選択肢: A: 25.75 B: 19.75 C:25.6 D:20.75 答え: [25.75] 6. 問題: 2 進数 (110 1101 1010) B を 16 進数 () に変換します。選択肢: A: EB2 B: 9EA C: 6DA D: 6CA 答え: 【 6DA】 7. 問題: 2 進数 (1101.101) B を 8 進数に変換すると ( ) 選択肢: A: 15.625 B: 15.5 C: 15.25 D: 15.75 答え: 【15.5】 8. 問題: 10 進数 – 25 の 8 2の補数表現は(11100111)Bですよね？選択肢: A: 正解 B: 誤答: [正解] 9. 質問: 符号付き 2 進数の場合、最上位ビットは符号ビットを表し、残りは数値ビットを表すため、4 ビットの符号付き 2 進数は 2 の補数で表されます。数値 1001 は 10 進数の -1 を表します。そうですか？選択肢: A: 正解 B: 誤答: [誤] 10. 質問: 8 進数は (783.64) と書きますよね?選択肢: A: 正解 B: 誤答: [誤] 11. 質問: 8 ビットの符号なし 2 進数で表現できる最大 10 進数は 256 です。そうですか？選択肢: A: 正解 B: 不正解: [不正解]

【宿題】第2講数体系の変換第2講数体系の変換 - 単位の割り当て

1. 質問: 2 進数を 10 進数、8 進数、または 16 進数に変換します。 1110101 採点ルール: [小数のペアごとに 10 点 (1110101)2 = (117)10 = (165)8=(75)16] 2. 問題: 10 進数を 2 進数、8 進数および 16 進数に変換します。 29.5 採点ルール: [塩基の各ペアは 10 点の価値があります (29.5)10= (11101.1)2 =(35.4)8=(1D.8)16] 3. 質問: それぞれの塩基の元のコードと補数コードを書きます。以下の数字と補数。 -10110 採点ルール: [各マシンコードに 10 点 [X] 元 = 110110; [X] 逆 = 101001; [X] 補 = 101010; ] 4. 質問: [N] 補 = 10111 が与えられた場合、[N ] を見つけます。元のスコアリングルール: [[N]Original=11001]

[宿題] 第 3 講コーディングシステム第 3 講コーディングシステム - 単元の割り当て

1. 質問: 8421 コードとグレイコードをそれぞれ使用してみてください。 (1010110)2 採点ルール: [各質問は 8421 とグレイコードにそれぞれ 10 点、合計 20 点に対応します (1010110)2 = (1000 0110) 8421 (1010110)2 = (1111101) グレイコード] 2. 質問:以下のコードの残りの 3 を 10 進数に変換します。 (1) 011010000011 (2) 01000101.1001 採点ルール: [ (1) (0110 1000 0011) 残り 3 コード = (350) 10 (2) (0100 0101.1001) 残り 3 コード = (12.6) 10 ] 3. 質問: を完成させてください。以下のコード間の変換: (1) (1000100100010101.0101)8421=( )10; (2) (1010001110000111) 剰余 3=( )8421 スコアリング規則: [ (1000100100010101.0101)8421=( 8915.5 )10; ( 101000 1110000111) 3 以上= (0111 0000 0101 0100 )8421 ] 4. 質問: コンピューターに保存されている一連の数値 11001001 は、次の BCD コードとして表現できますか?もしそうなら、10 進数の値は何で表されますか? (1) 8421BCD (2) 5421BCD (3) 2421BCD (4) 残りの 3 つのコードスコアリングルール: [ (1) 8421BCD コードを使用して表すことはできません (2) 5421BCD の対応する 10 進数値は 96 です (3) 対応する2421BCD の 10 進数値は 63 (4) 残りの 3 コードに対応する 10 進数値は 96]

講義 3 コーディングシステム講義 3 コーディングシステム - 単体テスト

1. 質問: 10 進数 25 は 8421BCD コード ( ) で表されます。選択肢: A: 00100101 B: 1001010 C: 10000101 D: 10101 答え: [ 00100101 ] 2. 質問: (01000101.1001)8421BCD を剰余コードに変換した結果は ( ) 選択肢: A: 01000101.1100 B: 010010 00.1001℃: 01111000.1100 D :01001000.1100 答え: [01111000.1100] 3. 質問: 10 進数 5 の 4 桁の巡回コードは ( ) 選択肢: A: 0101 B: 1101 C: 1110 D: 0111 答え: [ 0111 ] 4. 質問: 10進数69.75～2進数と8421BCDの結果は() 選択肢：A：1000110.1100、01101001.1100 B：1010011.1101、1101001.111101 C：1000101.0011、01101001.0111 0101 D: 1000101 .1100, 01101001.01110101 答え: [1000101.1100, 01101001.01110101] 5 . 問題: 10 進数 895.7 が対応します残りの 3 つのコードは ( ) 選択肢: A: 1000 1001 0110.1110 B: 1011 1100 1000.1010 C: 0001 1001 1010.1110 D: 1000 1001 1010.0111 答え: [ 1011 1100 1000.1010 ] 6. 質問: コードハミング距離 1 を満たすのは ( ) です。選択肢: A: 8421BCD コード B: 余り 3 コード C: グレーコード D: 2421BCD コード答え: [グレーコード] 7. 問題: 次のコードのうち、BCD コード ( ) はどれですか。選択肢: A: 8421BCD コード B: 余り 3 コード C: グレーコード D: 2421BCD コード答え: [8421BCD コード; 余り 3 コード; 2421BCD コード] 8. 質問: 次の信頼性コードは () です。オプション: A: 8421BCD コード B: 剰余 3 コード C: グレイコード D: パリティチェックコード答え: [グレイコード; パリティチェックコード] 9. 質問: 2 進数 (10011) 2 ( ) オプションに相当するものは何ですか: A:19 B: (23)8 C: (00011001)8421 D: (01001100) あと 3 桁答え: [19; (23)8; (00011001)8421; (01001100) あと 3 桁] 10. 質問:以下のコードのうち、認可コードに属するものは()となります。選択肢: A: 8421BCD コード B: 余り 3 コード C: 5421BCD コード D: 2421BCD コード答え: [8421BCD コード; 5421BCD コード; 2421BCD コード] 11. 質問: パリティチェックコードはエラーを検出することしかできませんが、訂正することはできません。選択肢: A: 正解 B: 誤答: [正解] 12. 問題: 残り 3 つのコードは BCD コードではありません選択肢: A: 正解 B: 誤答: [誤] 13. 問題: 10010101 という数字があります。 8421 BCD コードとして使用され、10 進数の __ に相当します。答え：【95】

講義 5 論理関数の代数的単純化講義 5 論理関数の代数的単純化 - 単体テスト

1. 質問: 代数的手法は、論理関数の式を単純化します。通常 () オプション: A: AND または式 B: AND または NOT C: AND NOT D: OR および NOT 答え: [AND OR 式] 2. 質問: 代数単純化

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オプション: A:

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子：

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答え：【

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] 3. 質問: 論理関数を単純化してください

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オプション: A:

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子：

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答え：【

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] 4. 質問: 関数を簡素化してください

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オプション: A:

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子：

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答え：【

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】 5. 問題: 2 つの論理関数が等しいことを証明する方法 () 選択肢: A: 2 つの論理関数の同じ真理値表をそれぞれ計算することによって; B: 2 つの関数の最も単純な式を推定することによって C が同じであると判断します。 : 2 つの論理関数の同じ論理図をそれぞれ描画して判定 D: 入力変数の組み合わせがすべて同じ順序である場合、2 つの出力波形の同じ出力値を描画して答えを判定: [計算により]論理関数の真理値表と同じ方法; すべての入力変数を同じ順序で組み合わせた場合、2つの出力波形の出力値をそれぞれ描画することで判断できます] 6. 問題: 関数の基本的な表現形式は () です。選択肢: A: AND-OR 式 B: NAND-NAND 式 C: OR-AND 式 D: OR-NOT-OR NOT 式答え: [AND-OR 式] ; OR-AND 式] 7. 質問: 論理関数の AND-OR 式は、最も短い形式の選択肢でなければなりません: A: 正解 B: 間違った答え: [間違っ] 8. 質問: 論理関数の最も単純な形式は、次のとおりでなければなりませんAND または OR オプション: A: 正解 B: 誤答: [正解] 9. 質問: 論理関数の最も単純な形式は AND またはでなければなりません。基本的な式形式は AND or 式、または AND 式です。選択肢: A: 正解 B: 間違った答え: [正解] 10. 質問:

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答え: [1] 11. 質問:

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答え：【0】

[宿題] 第 5 講論理関数の代数的簡略化第 5 講論理関数の代数的簡略化 – 単位の割り当て

1. 質問: 論理関数を次のように変換します。

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AND-OR式、AND-NOT-AND-FER式、AND-OR-FEATURE、OR-AND式、OR-NOR-OR-NF式に変換採点ルール：[AND-OR式は10点、10点] AND-NOT-AND-FER 式、AND-OR 式の場合、非形式の場合は 10 点、OR-AND の場合は 10 点、または非形式の場合は 10 点。各式のラベル付けに注意してください。プロセスがなければポイントを獲得できません。

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] 2. 質問: 意志

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最も単純な AND または数式にまとめます。採点ルール: [ (1) 参考解答

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,50点。 (2) 最も単純な形式の条件が満たされていれば、最も単純な形式は異なっていてもかまいません。 (3) 解答には過程がなければ減点される。】

【宿題】第4講論理代数の基本操作則第4講論理代数の基本操作則 – 単元の割り当て

1. 質問: 反転規則と双対性規則を使用して書く

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の逆関数と双対関数。採点ルール: [逆関数で 20 点、双対関数で 20 点。なお、書き込まれた結果は変更できません。

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] 2. 質問: 既知の機能

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、真理値表、カルノー図、論理図 (基本的な論理ゲート) を使用してそれらを表現してみてください。採点ルール: [真理値表 (20 点)、カルノー図 (20 点)、論理図 (20 点)。その他のポイントは質問への回答に基づいて決定されます。

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】

第 4 講論理代数の基本操作規則第 4 講論理代数の基本操作規則 – 単元テスト

1. 質問: 以下は基本的な論理関係ではありません () 選択肢: A: AND 論理 B: OR 論理 C: 非論理 D: XOR 論理答え: [XOR 論理] 2. 質問: 論理関数の変数は使用できません() 選択肢: A: 電圧の高い状態と低い状態 B: 真と美しい C: スイッチのオンとオフ D: 男性と女性答え: [真と美しい] 3. 質問: 論理的な関係を記述する形式関数は ( ) オプション: A: 式 B: 論理図 C: 真理値表 D: 波形図答え: [式; 論理図; 真理値表; 波形図] 4. 質問: および

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等価性には () オプションがあります: A:

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子：

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答え：【

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;

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;

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] 5. 質問: AND 論理、OR 論理、および非論理は、基本的な論理関係のオプションです: A: 正解 B: 誤答: [正解] 6. 質問: AND or NOT、AND NOT、XOR NOT は複合論理です。関係のオプション: A: 正解 B: 間違った答え: [正解] 7. 質問:

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選択肢: A: 正解 B: 誤答: [正解] 8. 質問: 複合論理関係には、AND or NOT・、NAND・、OR NOT、NOT およびその他の論理関係が含まれます。選択肢: A: 正解 B: 誤答: [誤った] ] 9. 質問:

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答え: [1] 10. 質問:

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答え：【1】

[宿題] 講義 6: 論理関数のカルノー図の単純化講義 6: 論理関数のカルノー図の単純化 - 単元の宿題

ヒント: このセクションには、同じ名前の奇妙な章が含まれています 1. 問題: 次の関数を最小項の和に展開してください

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採点ルール: [F=Σm(0,1,2,3,6,10,12,13,14,15) の最後の最小式を書くと 10 点、中間ステップでは必要に応じて減点されます] 2質問: カードを使用します。カルノー図は、次の関数を最も単純な「AND or」式に変換します F(A,B,C)=∑m(0,1,2,4,5,7) スコアリングルール: [ 1. 塗りつぶしカルノー図内 ( 8 ポイント)

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2.カルノー円を描く(6点)

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3. 最も単純な AND または式を書いてください (6 点)

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】 3. 問題: カルノー図を使用して、次の関数を最も単純な「AND or」式に変換してください F(A,B,C,D)=∑m(0,2,3,5,7,8,10, 11 )+∑d(14,15) 採点ルール: [

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1. カルノー図の記入に 10 点 2. カルノー円の描画に 10 点 3. 最も単純な合計または式に 10 点

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】 4. 問題: カルノー図を使用して、次の関数を最も単純な「AND or」式に変換します F(A,B,C,D)=∑m(0,1,2,5,6,7,8, 9 、13、14) 採点ルール: [

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1. カルノー図を記入するための 10 ポイント 2. カルノー円を描くための 10 ポイント 3. 最も簡単な式を書くための 10 ポイント (答えもあります) F=

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] 5. 問題: カルノー図を使用して、次の関数を最も単純な「AND or」式 F(A,B,C,D)=∑m(0,1,3,5,6,7,8, 9) に変換します。、13、14) 採点ルール: [

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1. カルノー図を記入するための 10 ポイント 2. カルノー円を描くための 10 ポイント 3. 最も簡単な式を書くための 10 ポイント (答えもあります) F=

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】

【宿題】第7講論理ゲートの基礎第7講論理ゲートの基礎 – 単元の割り当て

1. 質問: 図に示す入力信号 A と B の波形と出力 Y1、Y2、Y3、Y4 の波形が与えられたとき、それぞれがどのような論理ゲートであるかを判断して、対応する論理ゲートを描画してください。図記号を入力し、対応する論理式を記述します。採点ルール：[Y1、Y2、Y3、Y4はどのような論理ゲートであるか(各15点、計60点)、対応する論理ゲート図の記号を描き、対応する論理式を書きなさい(各10点、60点)合計 40 点。論理記号や論理式のいずれかが間違っている場合は得点は与えられません。論理ゲートに正解した場合にのみ、この部分が得点できます。)

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】

講義 7 論理ゲートの基礎講義 7 論理ゲートの基礎 - 単体テスト

1. 質問: 「1から0が出て、すべて0が出たら1が出る」という機能を持つ論理ゲートは()です。選択肢: A: NAND ゲート B: NOR ゲート C: XOR ゲート D: EXCLUSIVE OR ゲート答え: [NOR ゲート] 2. 質問: 「0 から 1、すべて 1 から 0」機能を持つ論理ゲート回路()。選択肢: A: NOR ゲート B: NAND ゲート C: AND ゲート D: OR ゲート答え: [NAND ゲート] 3. 質問: 4 入力 NAND ゲートには、出力が 0 となる入力変数値の組み合わせがあります ( ）種。選択肢: A:15 B:1 C:3 D:7 答え: [1] 4. 問題: 入力端子が 2 つあるゲート回路入力が 1 0 のとき、出力が 1 でないゲート回路は ( ) です。選択肢: A: NAND ゲート B: OR ゲート C: NOR ゲート D: XOR ゲート答え: [NOR ゲート] 5. 質問: 基本的な論理ゲート回路には () があります。選択肢: A: AND ゲート B: OR ゲート C: NOT ゲート D: AND または NOT ゲート答え: [AND ゲート; OR ゲート; NOT ゲート] 6. 質問: () 複合論理ゲート回路とは何ですか?選択肢: A: AND または NOT B: XOR ゲート C: AND ゲート D: NAND ゲート答え: [AND or NOT; XOR ゲート; NAND ゲート] 7. 質問: すべての統合論理ゲートには 2 つ以上の入力端子があります。選択肢: A: 正解 B: 誤答: [誤] 8. 質問: 複合ゲートは、AND ゲート、OR ゲート、および NOT ゲートを使用して構築できます。選択肢: A: 正解 B: 誤答: [正解] 9. 質問: 論理ゲート回路は、デジタル論理回路の最も基本的な単位です。選択肢: A: 正解 B: 誤答: [正解] 10. 質問: 4 入力 NAND ゲートには、出力が 1 になる入力変数値の組み合わせが 15 個あります。選択肢: A: 正解 B: 誤答: [正解] 11. 質問: 実装する必要があるかどうか

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論理関係には、答えを形成するために () 2 入力 AND ゲート、2 入力 OR ゲート、および NOT ゲートが必要です: [(次の答えのいずれかが正しい) 2; 両方] 12. 質問: 「1 出力」はできますか?の0"を実現する、オール0アウト1"の機能ゲート回路が()ゲートです。答え: [またはそうでない]

【宿題】第9講 MOS集積ゲート回路第9講 MOS集積ゲート回路 – 単元の割り当て

1. 質問: CMOS 回路は図のとおりですが、入力波形 A、B、C は図 (b) のとおりであることがわかっています。R=10kW の場合、F 端子の波形を描いてください。採点ルール：【表現を書く（2つの状況、各15点、合計30点）、波形図（20点、1つの状態が間違っている場合は減点、表現が間違っている場合は減点）。

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】 2. 質問: CMOSトランスミッションゲートとインバータで構成される回路は図のとおりですが、図(b)の波形(UI1=10V UI2=5V)の動作で出力UOの波形を描いてみてください。採点ルール：[出力波形と入力波形が5つの状況に対応し、それぞれ10点、合計50点。

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】

[宿題] 第 8 講 TTL 集積ゲート回路第 8 講 TTL 集積ゲート回路 – 単元の割り当て

1. 質問: 図の各 TTL ゲート回路の出力端子に示されている論理関係を実現するための、各ゲート回路の接続は正しいですか?間違っている場合は修正してください。採点ルール：[4つの回路接続が正しいか判定（各5点、計20点）間違った回路は修正（各10点、計30点、修正は3つのみ）]正しいですか？回路をもう一度確認してください。修正は正しいですか？

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] 2. 質問: 回路は図 (a) に示すとおりで、その入力変数の波形は図 (b) に示すとおりです。写真内の発光ダイオードがどの期間に点灯するかを判断してください。採点ルール: [ (1) 式を正しく書くと 10 点、(2) 16 個のコードを入力し、対応する出力レベルを得る (各ケースに 2 点、合計 32 点)、(3) ダイオードが点灯する時間を決定するup 段落（各段落 4 点、合計 8 点） (4) 表現が間違っている場合は減点。

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】

講義 9 MOS 集積ゲート回路講義 9 MOS 集積ゲート回路 – 単体テスト

1. 質問: 統合 CMOS NAND ゲートの冗長入力端子は () に接続できます。選択肢: A: 電源のプラス端子 B: 電源のグランド C: 抵抗を介してグランド D: フローティング答え: [電源のプラス端子] 2. 質問: CMOS 回路の電源電圧範囲は広く、( ) 程度です。。オプション: A: -5V~+5V B:3~18V C:5~15V D:+5V 答え: [3~18V] 3. 質問: CMOS 集積回路には () チューブが含まれています。選択肢: A:PMOS B:MOS C:TTL D:NMOS 答え: [PMOS; NMOS] 4. 質問: TTL 集積回路と比較して、CMOS 集積回路には () という利点があります。オプション: A: 広い動作電圧範囲 B: 低消費電力 C: 強力な負荷容量 D: 高速 E: 強力な抗干渉能力答え: [広い動作電圧範囲、低消費電力、強力な負荷容量、強力な抗干渉能力] 5. 質問: 内蔵 CMOS NOR ゲート回路の冗長入力端子は () でなければなりません。選択肢: A: ローレベル B: ハイレベル C: 1K 抵抗を介して接地 D: 1K 抵抗を介して電源に接続正解: [ローレベル; 1K 抵抗を介して接地] 6. 質問: 間の違いは何ですか? TTL および CMOS 集積回路? ゲートではないので、そのアイドル入力端子はフローティングのままにすることができます選択肢: A: 正解 B: 誤答: [誤] 7. 質問: CMOS 回路の負荷容量と耐干渉能力は、CMOS 回路よりも強力です選択肢: A: 正解 B: 誤答: [正解] 8. 質問: 集積 CMOS 回路の冗長入力端子はフローティングのままにすることができますが、これはハイレベルに接続されているのと同じです。選択肢: A: 正解 B: 誤答: [誤] 9. 質問: 内蔵 CMOS AND ゲート回路の冗長入力端子は () レベルに接続する必要があります。回答: [高] 10. 質問: TTL 集積回路と比較した場合、CMOS 集積回路の最も顕著な利点は () です。答え: [(次の答えのいずれかが正しい) 低消費電力; 低消費電力]

講義 8 TTL 集積ゲート回路講義 8 TTL 集積ゲート回路 – 単体テスト

1. 質問: TTL回路の電源電圧は( )Vです。オプション: A: -5V~+5V B:3~18V C:5~15V D:+5V 答え: [+5V] 2. 質問: TTL XOR ゲートがインバータとして使用される場合、A および B 入力はターミナルは ( ) である必要があります。選択肢： A：B入力端子をハイレベルに接続し、A入力端子をインバータ入力端子として使用 B：B入力端子をローレベルに接続し、A入力端子をインバータ入力端子として使用C: A 端子と B 端子の 2 つの入力を並列に接続し、インバータの入力端子として使用 D: 実現できない回答: [B 入力端子をハイレベルに接続し、A 入力端子をインバータの入力端子として使用します。インバータの入力端子] 3. 質問: ( ) の出力端子は直接並列に接続できます。これらを組み合わせると、「ワイヤード AND」論理機能が実現されます。選択肢: A: TTL NAND ゲート B: トライステートゲート C: OC ゲート D: XOR ゲート答え: [OC ゲート] 4. 質問: ( ) はコンピュータシステムで広く使用されており、その重要な用途の 1 つは、データバス。オプション: A: トライステートゲート B: TTL NAND ゲート C: XOR ゲート D: OC ゲート答え: [スリーステートゲート] 5. 質問: OC ゲートは () 機能を実現できます。オプション: A: ライン AND B: レベル変換C: 消費電力の削減 D: 速度の向上答え: [ライン AND; レベル変換] 6. 質問: TTL OC ゲートは「ワイヤード AND」論理関数オプションを実装できます: A: 正解 B: 間違った答え: [正解] 7. 問題: TTL 集積回路の NAND ゲートのアイドル入力端子をフローティングのままにすることはできません。選択肢: A: 正解 B: 誤答: [誤] 8. 質問: 74LS シリーズ製品は TTL 集積回路の主流であり、最も広く使用されています。選択肢: A: 正解 B: 誤答: [正解] 9. 質問: 74LS シリーズの集積回路は TTL タイプです。選択肢: A: 正解 B: 誤答: [正解] 10. 質問: OC ゲートは「バス」構造を実装できるだけでなく、AND または NOT ロジックを形成することもできます。選択肢: A: 正解 B: 誤答: [正解] 11. 問題: TTL 回路の負荷容量は、集積回路内のゲート回路の数を表すファンアウト係数で表されます。選択肢: A: 正解 B: 誤答: [誤] 12. 質問: オープン集積電極を備えた TTL NAND ゲートは、() ゲートとも呼ばれます。解答: [OC] [課題] 第 10 回組合せ回路の解析と設計法組合せ論理回路の解析と設計法 - 単元課題 1. 問題: NAND ゲートを使用して、4 つの変数を持つ多数決回路を設計します。 , B、C、Dのうち3つ以上が1の場合は出力は1、入力がそれ以外の場合は出力は0になります。採点ルール: [1. 真理値表は次のとおりです: 20 点

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2. 関数式は次のとおりです: 10 ポイント

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3. ロジック図は次のとおりです: 20 点

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] 2. 問題: 以下の図の論理関数式を書き、それを最も単純な AND または式に簡略化してください。

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採点ルール：【Y1式20点（筆記10点、簡易結果10点）】

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Y2式 30点（1ステップあたり10点）

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] 第 10 回組み合わせ回路の解析と設計法組み合わせ論理回路の解析と設計法 - 単元テスト 1. 問題: NAND ゲートと NOT ゲートを使用して 3 桁の偶数チェッカーを設計します。つまり、3 桁の場合の出力です。 1 が偶数個ある場合は 1、そうでない場合は 0 です。 3 つの入力をそれぞれ A、B、C、出力を F とすると、出力信号 F の式は ( ) となります。オプション: A:

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子：

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答え：【

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] 2. 質問: 以下の回路の機能について、正しい説明は何ですか ( )。

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オプション: A: 入力変数 ABC 内の 1 つの変数の値が 1 である限り、出力は 1 になります。 B: 入力変数 ABC の値が 0 の変数が 2 つ以上ある限り、出力は 1 になります。 C: 入力変数 ABC 内の 2 つ以上の変数が同じ値である限り、出力は 1 になります。 D: 入力変数ABC内の3つの変数の値が同じ場合、出力は1になります。答え: [入力変数 ABC 内の 3 つの変数の値が同じ場合、出力は 1 になります。】 3. 質問: 下図に示す回路で、XOR ゲートを使用して回路機能を実装する場合、少なくとも ( ) 2 入力 XOR ゲートが必要です。

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選択肢：A:1 B:2 C:3 D:4 答え：[2] 4. 問題：論理回路で起こり得る危険に対応する式は（）です。選択肢：A:

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子：

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答え：【

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] 5. 質問: 下図の組み合わせ論理回路の機能は ( ) です。

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オプション: A: 8421 コードを余り 3 コードに変換 B: 8421 コードを 2421 コードに変換 C: バイナリコードをグレイコードに変換 D: バイナリコードを 8421 コードに変換答え: [8421 コードを余り 3 コードに変換] 6. 質問:図のような回路では、Y(A,B,C,D)の最小項式は( )となります。

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オプション: A:Y=Σm(1,2,3,4) B:Y=Σm(0,1,2,3,4) C:Y=Σm(5,6,7) D:Y=Σm( 3,5,6,7) 答え: [Y=Σm(5,6,7)] 7. 質問: TTL 回路は次の図に示されており、出力を実現できます。

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回路は( )です。

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選択肢: A:A (プルアップ抵抗が適切です) B:B C:C D:D E:E 答え: [A (プルアップ抵抗が適切です)] 8. 質問: 出力と入力の関係組み合わせ論理回路は( )で表すことができます。選択肢: A: 真理値表 B: 状態表 C: 状態図 D: 論理式答え: [真理値表; 論理式] 9. 質問: 関数

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、変数の値がのとき、リスクテイクが発生します。選択肢: A:B=C=1 B:B=C=0 C:A=1，C=0 D:A=0，B=0 答え: [B=C=1 ; A=1，C=0 ; A=0, B=0] 10. 質問: 組み合わせ論理回路を設計する手順は次のうちどれですか? ( ) オプション: A: 選択したゲートタイプに従って論理式を変換および簡略化します B: 論理関数式をリストします C: 実際のエンジニアリング要件に従って回路真理値表をリストします D: 論理回路を描画します答え: [選択したゲートタイプ、論理式を変換および簡略化する; 論理関数式をリストする; 実際のエンジニアリング要件に従って回路真理値表をリストする; 論理回路を描く] 11. 質問: よく使用される組み合わせ論理回路を削除します競合するには 3 つの方法がありますリスク: 可能性のある相補的な変数演算の発見と排除、ゲート制御信号の追加、フィルター回路の使用。 ( ) 選択肢: A: 正解 B: 誤答: [正解] 12. 質問: 組み合わせ論理回路は通常、論理ゲートとフリップフロップで構成されます。 ( ) 選択肢: A: 正解 B: 誤答: [誤] 13. 問題: 論理ゲートで構成される回路は組み合わせ論理回路です。選択肢: A: 正解 B: 誤答: [誤] 14. 質問: 組み合わせ論理回路の常に安定した出力信号は、に依存します。答え: [現時点での入力信号] 15. 質問: 組み合わせ論理回路の出力は現在の状態にのみ関係し、回路の入力状態とは関係ありません。その基本単位回路はです。 (解答はカンマ区切り) 解答: [(次の解答のどれかが正解) 入力、オリジナル、論理ゲート; 入力、オリジナル、ゲート回路] 第 11 講エンコーダエンコーダ - 単元テスト 1、問題: 10 行-4 行プライオリティエンコーダ 74LS147 は、上位プライオリティエンコーダ回路 (

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74LS147 が正常に動作している場合、入力信号が

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、出力します

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のために（）。オプション: A:0110 B:1001 C:1111 D:0000 答え: [1111] 2. 質問: 1000 個のシンボルのバイナリエンコードを設計するには、少なくとも ( ) の 2 進数が必要です。選択肢: A:3 B:10 C:1000 D:11 答え: [10] 3. 質問: 8 ライン 3 ラインのプライオリティエンコーダの入力は

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、最優先の場合

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有効な場合、その出力は

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値はです。選択肢: A:111 B:000 C:010 D:101 答え: [000] 4. 質問: 回路の入力端子は常に 1 つだけ有効です。選択肢: A: バイナリデコーダ B: 通常のバイナリエンコーダ C: 7 セグメント表示デコーダ D: プライオリティエンコーダ答え: [通常のバイナリエンコーダ] 5. 質問: 8 ライン-3 ラインのプライオリティエンコーダの場合、次の文が正しいです ( ）。選択肢: A: 8 つの入力ラインと 3 つの出力ラインがあります B: 8 つの入力ラインと 8 つの出力ラインがあります C: 3 つの入力ラインと 3 つの出力ラインがあります D: 3 つの入力ラインと 8 つの出力ラインがあります答え: [ 6. 質問: 8 線 3 線プライオリティエンコーダ 74LS148 の電源を投入した後、ストロボ出力端子がローレベルを出力します。理由は ( ) オプションである可能性があります。 A: あります。電源の問題 B: 有効なコーディング入力がありません C: ストロボ入力端子がグランドに接続されていません D: 拡張端子がハイレベルに接続されていません答え: [有効なコーディング入力がありません] 7. 質問: 8-line- 3 ラインプライオリティエンコーダ 74LS148 電源投入後、コーディング入力がどのように変化しても、すべての出力がハイレベルでブロックされます。理由としては次のことが考えられます: ( ) オプション: A: 電源に問題があります B:コーディング入力が無効 C：ストローブ入力端子が接地されていない D：拡張端子が接地されていない回答：【ストローブ入力端子が接地されていない】 8. 質問：通常のエンコーダの2入力以上が有効信号の場合同時に、出力には不正なコーディングが含まれます。 ( ) 選択肢: A: 正解 B: 誤答: [正解] 9. 質問: 2 つ以上の入力が同時に有効な信号である場合、プライオリティエンコーダは優先度の高い入力のみをエンコードします。 ( ) 選択肢: A: 正解 B: 誤答: [正解] 10. 質問: エンコーダーは一度に 1 つの入力信号のみをエンコードできます。 ( ) 選択肢: A: 正解 B: 誤答: [正解] 11. 質問: 8 ライン 3 ラインプライオリティエンコーダ 74LS148 の電源をオンにした後、エンコード信号入力が

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～

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順序は 01000101 で、エンコード出力はです。回答： [001] 12. 質問：プライオリティエンコーダの特徴は、複数のエンコード信号を同時に入力できますが、そのうちの 1 つの信号のみをエンコードすることです。解答: [(次のいずれか 1 つが正しい) 最優先; 最優先; 最優先; 高優先] [課題] 第 11 講エンコーダエンコーダユニットの割り当て 1. 問題: 8-3 行目ラインプライオリティエンコーダ 74LS148 が接続されています下図の回路に実装し、その回路の機能を解析します。

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採点ルール：[真理値表各行4点、合計40点、機能10点（プライオリティエンコーダ5点）]

機能: 10-4 行 8421BCD コードプライオリティエンコーダ] 2. 質問: 74HC147 を試してキーボードエンコーディング回路、テンキーを設計してください

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10 進数の 0 ～ 9 にそれぞれ対応し、エンコーダの出力 ABCD は 8421BCD コードになります。要件: ボタン 9 の優先順位が最も高く、ボタンが押されておらず、ボタン 0 が押されていることを示す GS 動作ステータスマークが付いています。

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採点ルール：[入力定義 5 点、出力定義 5 点、真理値表 20 点（すべての減点が完了するまで、間違えるごとに 5 点減点）、回路図入力 5 点、GS 10 点出力、および ABCD 出力の場合は 10 点 (間違い) すべての減点が完了するまで、それぞれ 5 点が減点されます)

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10個のボタンを表し、それぞれ10進数の9を表します。エンコーダの出力はA、B、C、Dと動作状態フラグGSです。ボタンが押されていれば1、ボタンが押されていない場合は、それは 0 です。真理値表は次のとおりです。

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回路図：

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】【宿題】第12講デコーダデコーダ - 単元宿題 1. 質問：3線～8線デコーダ74LS138とゲート回路で構成される組み合わせ回路は下図のとおりです。このうち、入力信号は、

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は住所行です。デコーダの各出力で実現されるアドレスを書き込んでみてください。

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審査ルール：【

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正しい出力アドレスごとに 10 点、残り

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正しい出力アドレスの場合は 5 ポイント。

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] 2. 質問: 入力 A、B、C の波形と出力 F1、F2 の波形が図に示すような組み合わせ論理回路があるとします (入力波形はこの規則に従って周期的に変化します)。その真理値表を列挙してください。回路を作成するには、F1 と F2 の最小項出力式を記述し、74LS138 を使用して回路を実装します。

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採点ルール：[真理値表を書く（F1(F2)は出力を間違えると5点減点、出力を間違えると2点で10点、合計20点）、F1とF2の出力式（各5点）、回路図（アドレス端子用に5点、イネーブル用に5点、2つの出力に各5点、合計20点）

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] 講義 12 デコーダデコーダ単体テスト 1. 質問: 74LS138 デコーダの入力 3 つのイネーブル端子は知られています。

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、アドレスコード A2A1A0=011 の場合、出力 Y7 ～ Y0 は ( ) となります。選択肢: A: 11111101 B: 10111111 C: 11110111 D: 11111111 答え: [ 11110111 ] 2. 質問: デコーダに 100 個のデコード出力端子がある場合、デコーダアドレス入力端子には少なくとも ( ) が必要です。選択肢: A:100 B:6 C:7 D:8 答え: [7] 3. 質問: 6-64 ラインデコーダは、3-8 ラインデコーダ 74HC138 を使用して形成できます。それには、74HC138 の ( ) 部分が必要です。選択肢: A:10 B:9 C:8 D:7 答え: [9] 4. 質問: 4 ビット入力バイナリデコーダの出力には ( ) ビットが必要です。選択肢: A:1 B:4 C:8 D:16 答え: [16] 5. 質問: 有効なローレベル出力を持つ 4 ビットバイナリデコーダの入力信号と出力信号が ABCD および

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,デコーダが正常に動作している場合、ABCD=0110であれば出力します。

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= ( ) オプション: A:Z B:0 C:1 D:X 答え: [1] 6. 質問: マルチチャネルデータディストリビュータは ( ) によって直接実装できます。選択肢: A: エンコーダ B: マルチチャネルデータセレクタ C: デコーダ D: マルチビット加算器答え: [デコーダ] 7. 質問: 4 ライン 10 ラインデコーダの出力ステータスは F2=0 のみです。他の出力端子がすべて 1 の場合、その入力ステータスは ( ) になるはずです。オプション: A:1000 B:0100 C:0010 D:0001 答え: [0010] 8. 質問: 次のチップのうち、デコーダに属するチップはどれですか ( ) 選択肢: A: 74LS148 B: 74LS138 C: 74LS48 D: 74LS42 答え: [74LS138; 74LS48; 74LS42] 9. 質問: 以下はデータディストリビューター ( ) として使用できます。オプション: A: 74LS138 B: 74LS48 C: 74LS148 D: 74LS139 答え: [74LS138; 74LS139] 10. 質問: デコーダーが組み合わせ論理関数を実装する場合、それは最も単純な AND または論理関数の式に基づきます。 ( ) 選択肢: A: 正解 B: 誤答: [誤] 11. 質問: n ビットバイナリデコーダには、

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出力端子です。 ( ) 選択肢: A: 正解 B: 誤答: [正解] 12. 質問: デコーダーは、その名前が示すように、高レベル信号と低レベル信号をバイナリコードに変換します。選択肢: A: 正解 B: 誤答: [誤] 13. 質問: 実装関数を決定してください

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この図は、正しい回路接続と誤った回路接続を示しています。

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選択肢: A: 正解 B: 誤答: [誤] 14. 質問: バイナリデコーダの各出力信号は、入力変数の最小項です。 ( ) 選択肢: A: 正解 B: 誤答: [正解] 15. 質問: エンコードの逆のプロセスです。回答: [デコード] 16. 質問: デコーダを使用してコンピュータの入出力インターフェイスのアドレスデコード回路を実装する場合、使用するデコーダに 3 ビットのアドレスコードがある場合、最大でコンソールの入出力デバイスを制御できます。解答: [8] [課題] 講義 15 数値比較器講義 15 数値比較器 - 単位の割り当て 1. 問題: 数値比較器 74LS85 と必要な論理ゲートを使用して、剰余 3 コード有効監視回路を設計してください。コードが 3 の場合、出力は 1、それ以外の場合は 0 です。スコアリングルール: [残りの 3 つのコードの範囲は 0011 ～ 1100 で、ここでは 2 つの 74LS85 と NOR ゲートを使用して実装されています。

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NORゲート(10点)、74LS85(1)A番号残り3コード、B番号1100、カスケード端子001、F(A>B)出力端子を各5点ずつ計20個使用、74LS85(2)A残り3コード、B番号0011、カスケード端子001、F(A<B)出力端子使用各5点、計20点、 ] 2. 質問：4ビット数値コンパレータ74LS85を3個組み合わせた12ビット数値コンパレータ配線図。 (並列比較法により達成) スコアリングルール: [85(1) チップの正しい接続には 20 点、すべての減点が完了するまで、間違ったカスケードエンドとデータエンドごとに 5 点が減点されます。85(2) および正しい接続の場合は 15 ポイントごとに 85(3) チップが減点され、合計 30 ポイントが減点され、すべてのポイントが減点されるまで、間違ったカスケードエンドとデータエンドごとに 5 ポイントが減点されます。

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] 第 15 講数値比較器第 15 講数値比較器 - 単元テスト 1. 質問: 4 ビットコンパレータ 74LS85 を使用して 2 つの 4 ビット 2 進数を比較する場合、最初に ( ) ビットを比較します。選択肢： A：2 番目に高い B：最も高い C：最も低い D：2 番目に低い答え：[最も高い] 2. 問題：下図の組み合わせ回路を解析してください回路の出力関数式と論理関数は ( )

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オプション: A:

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子：

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答え：【

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] 3. 質問: 図 (a) の回路と図 b に示す内蔵 4 桁デジタルコンパレータを使用して 5 桁のデジタルコンパレータを構成します L、Q、G をシリアル入力端子、、に接続します。それぞれ74LS85となります。

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オプション: A:A>B;A

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解析は10点、回路図は40点（キャリー入力端子はXに接続、10点、NOTゲートはA0A1に接続、10点） 2. 質問：4ビット加算器74LS283で構成された論理回路は次のとおりです。図中のMとNは制御端子ですこの回路の機能を解析してみてください。

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採点ルール：[B数の式は

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、10 ポイント相当、間違ったものごとに 5 ポイントが減点されます; MN=00、

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、出力結果は S=I+0;MN=01 と等価です。

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、出力結果は S=I+2; MN=10 と等価です。

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、出力結果は S=I+3;MN=11 と等価です。

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、出力結果は S=I+5 と等価 MN=00～11 のとき、B 数値は各 5 点、S の式は 5 点、計 40 点】第 14 講加算器第 14 講加算器 -単体テストのヒント: このセクションには同じ名前の奇妙な章が含まれています 1. 質問: 組み合わせ論理回路の入力 (A、B、C) 出力波形 (X、Y) は下図のようになり、その論理関数は ( )

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オプション: A: エンコーダ B: 半加算器 C: 全加算器 D: デコーダ答え: [全加算器] 2. 質問: 4 ビットの桁上げ先読み加算器 74LS283 は、( ) オプションのおかげで動作速度を向上させます。 A: の桁上げビット各ビットは順番に渡されます B: 4 ビットのシリアルキャリー加算器です C: 内部に 4 つの全加算器があります D: 各ビットのキャリービットが同時に渡されます答え: [各ビットのキャリービットが渡されます] 3. 質問: 下の図は、2 つの 4 ビット 2 進数を加算するための直列接続された全加算器の論理回路図を示しています。演算後の CoS3S2S1S0 の結果は ( ) です。

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選択肢: A: 11000 B: 11001 C: 10110 D: 10101 答え: [11000] 4. 問題: 桁上げ出力端子と半加算器の入力端子の論理関係は ( ) です。選択肢: A: NAND B: OR NOT C: AND D: XOR 答え: [AND] 5. 問題: 次の論理回路のうち、組み合わせ論理回路ではないもの ( ) 選択肢: A: デコーダ B: エンコーダ C: 全加算器 D: カウンタ答え: [ カウンタ] 6. 質問: シリアル加算器のキャリー信号は ( ) で送信され、並列加算器のキャリー信号は ( ) で送信されます。選択肢: A: 先読み、ビットごと B: ビットごと、先読みC: ビットバイビット、ビットバイビット D : 先、先答え: [ビットバイビット、先] 7. 質問: n 個の 1 ビット全加算器を直列に接続して構成される n ビット加算器の長所と短所は次のとおりです ( ) 選択肢: A: 回路が単純で走行速度が速い B: 回路が複雑で走行速度が速い C: 回路が単純で走行速度が遅い D: 回路が複雑で走行速度が遅い答え: [回路は単純で動作速度は遅い] 8. 質問: 4 ビット 2 進加算器 74LS283 を使用して ( ) 論理関数を実現できます。選択肢: A: 加算 B: 減算 C: 8421BCD コードを余り 3 コードに変換 D: 余り 3 コードを 8421BCD コードに変換答え: [加算; 減算; 8421BCD コードを余り 3 コードに変換; 余り 3 コードを 8421BCD コードに変換] 9 , 質問: マシンを追加しているのは次のうちどれですか? ( ) 選択肢: A: 74LS183 B: 74LS138 C: 74LS283 D: 74LS148 答え: [74LS183; 74LS283] 10. 質問: シリアルキャリー加算器の欠点は動作速度が遅いことであり、利点は回路構成が複雑であることです。はシンプルです。桁上げ先読み加算器は演算速度が速いという利点がありますが、回路構成が複雑であるという欠点があります。 ( ) 選択肢: A: 正解 B: 誤答: [正解] 11. 問題: 2 つの 1 ビット 2 進数の加算と下位ビットからの桁上がりを実現する回路を全加算器といいます。 ( ) 選択肢: A: 正解 B: 誤答: [正解] 12. 質問: 加算器は減算演算を実行できます。 ( ) 選択肢: A: 正解 B: 誤答: [正解] 13. 問題: 4 つの全加算器でシリアルキャリー 4 桁加算器を構成できます ( ) 選択肢: A: 正解 B: 誤答: [正解] 14. 問題: 2 つの 2 進数間の算術演算が加算、減算、乗算、除算のいずれであっても、現在のデジタルコンピュータでは、演算とシフトの数ステップに短縮されます。回答：[加算] 15. 質問：加算器で構成されるコード変換回路は下図のとおりです。入力信号 b3、b2、b1、b0 が 8421BCD コードの場合、出力端子 S3、S2、S1、S0 はコードになります。

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答え: [余り 3 コード] 16. 質問: () の論理関数は、4 ビット 2 進加算器 74LS283 を使用して実現できます。選択肢: A: 加算 B: 減算 C: 8421BCD コードを剰余 3 コードに変換 D: 剰余 3 コードを 8421BCD コードに変換答え: [加算; 減算; 8421BCD コードを剰余 3 コードに変換; 剰余 3 コードを 8421BCD コードに変換]講義 13 アロケータとセレクタ講義 13 アロケータとセレクタ - 単元テスト 1. 質問: 4 つのデータセレクタの 1 つを使用して関数を実装します

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、使用すべきです（）。

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オプション: A:D0=D1=0、D2=D3=1 B:D0=D1=1、D2=D3=0 C:D0=D2=0、D1=D3=1 D:D0=D2=1、D1 =D3=0 答え: [D0=D2=0,D1=D3=1] 2. 質問: マルチチャネルデータディストリビュータは ( ) によって直接実装できます。オプション: A: エンコーダ B: マルチチャネルデータセレクタ C: デコーダ D: マルチビット加算器答え: [デコーダ] 3. 質問: 複数入力、単一出力の論理関数を実装するには、() を選択する必要があります。オプション: A: データディストリビュータ B: デコーダ C: エンコーダ D: データセレクタ答え: [データセレクタ] 4. 質問: 単一入力、複数出力の論理関数を実装するには、() を選択する必要があります。選択肢: A: エンコーダ B: デコーダ C: データディストリビュータ D: データセレクタ答え: [データディストリビュータ] 5. 質問: データディストリビュータには 1 ウェイから 4 ウェイまで ( ) があります。オプション： A：データ入力端子 4 つ、選択制御端子 2 つ、データ出力端子 1 つ B：データ入力端子 4 つ、選択制御端子 1 つ、データ出力端子 1 つ C：データ入力端子 1 つ、選択制御端子 2 つ、データ 4 つ出力端子 D: データ入力端子 1 つ、選択制御端子 1 つ、データ出力端子 4 つ答え: [データ入力端子 1 つ、選択制御端子 2 つ、データ出力端子 4 つ] 6. 質問: 使用することが知られています 8 を選択して形成される論理回路1 データセレクタ 74LS151 が下図のとおりである場合、出力 F の最も単純な「AND or」論理関数式は ( ) となります。

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オプション: A:

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B:F=

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子：

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答え: [F=

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】 7. 質問: 次の回路では、単一出力の組み合わせ論理回路を実現するのに適した適切な補助ゲート回路が追加されています。選択肢: A: バイナリデコーダ B: データセレクタ C: プライオリティエンコーダ D: ディスプレイデコーダ答え: [バイナリデコーダ;データセレクタ] 8. 質問: 次の論理回路のうち、組み合わせ論理回路です。はい。選択肢: A: デコーダ B: エンコーダ C: レジスタ D: データセレクタ答え: [デコーダ; エンコーダ; データセレクタ] 9. 質問: データセレクタを使用すると、データディストリビュータの機能が実現できます。選択肢: A: 正解 B: 誤答: [誤] 10. 質問: データセレクターとデータアロケーターの機能は正反対であり、互いに逆の処理です。選択肢: A: 正解 B: 誤答: [正解] 11. 質問: データセレクターは、マルチプレクサーまたはマルチプレクサー回路とも呼ばれ、単極単投のセレクタースイッチ回路に相当します。信号受信時はセレクタがオン状態となり、データを送信します。これはスイッチのオン状態と同等です。制御信号がない場合、セレクタは切断状態となり、この時点ではデータの送信はできません。選択肢: A: 正解 B: 誤答: [誤] 12. 質問: データセレクターは、選択信号の作用下で出力として特定のデータまたは ______ からのデータを選択する組み合わせ論理回路です。回答: [(次の回答のうちいずれか 1 つが正しい) 複数データ、複数チャネルデータ] 13. 質問: 16 対 1 データセレクターを形成するために拡張する場合は、4 対 1 データセレクターのみを使用してください。 -to-1 データセレクターが必要です。答え: [5] 14. 質問: 32-to-1 データセレクターにはアドレス入力信号があります。答え: [5] [宿題] 第 13 講アロケータとセレクター第 13 講アロケーターとセレクター- 単位の割り当て 1. 問題: 3 つのスイッチを使用してランプを制御する制御回路を設計してください。いずれかのスイッチが動作すると (開から閉、または閉から開へ)、ランプの状態が変化します (消灯から点灯、またはオンからオフまで）。スイッチを閉じて1、開いて0、点灯を1、消灯を0とすると、スイッチが全開になると消灯します。真理値表を作成し、式を記述し、4 対 1 データセレクターを使用して実装する必要があります。

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採点ルール：[変数代入と真理値表合計20点（間違えるごとに5点減点）、式10点、回路図30点（イネーブル端子5点、アドレス信号5点、データ端子4点各5点） ) 解決策: スイッチが A、B、C、閉が 1、開が 0、ライトが F、ライトがオンが 1、ライトがオフが 0 であるとします。

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] 2. 問題: 4 ビットのナチュラルバイナリコード (ABCD) の奇数検出回路を設計してください。入力 ABCD の 1 の数が奇数の場合、出力は 1、それ以外の場合は 0 になります。回路機能を実現するにはデータセレクタ74LS151を使用します。採点ルール: [真理値表は合計 20 点 (すべてが減点されるまで、間違ったものごとに 5 点が減点されます)、縮小ビカルノー図は 10 点、回路図は 30 点 (回路図は 5 点)イネーブルエンド、アドレス信号5点、データエンド20点（間違えた場合は減点が終わるまで5点減点）

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] [課題] 第 16 回 RS フリップフロップの基礎第 16 回 RS フリップフロップの基礎 - 単元課題 1. 問題: NAND ゲートと NOR ゲートで構成される基本的なフリップフロップの構造を描いてください採点ルール: [NAND ゲートの構成基本的なトリガーの

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、テキストで回答することもできますが、明確な接続コンポーネントと接続方法を説明する必要があります。

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NOR ゲートで構成される基本的なフリップフロップはテキストで答えることができますが、接続部品と接続方法を明確にするために説明する必要があります。

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】 2. 質問: アクティブローレベルの NAND ゲートで構成される基本的なフリップフロップのリセット端子とセット端子を、アクティブハイレベルのリセット端子とセット端子に構造的に変更するにはどうすればよいですか?

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採点ルール: [テキストで回答できますが、接続デバイスと接続方法を明確に説明する必要があります] 3. 問題: で構成される基本的なフリップフロップの高レベルのアクティブリセットとセットエンドを構造的に変更する方法NOR ゲートを Low レベルにします。有効なリセットおよびセット端子

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採点ルール: [テキストで解答することもできますが、接続部品と接続方法を明確に記述する必要があります] 第 17 講フリップフロップ回路の構造と動作特性第 17 講フリップフロップ回路の構造と動作特性 - 単元テスト 1. 問題: 「0」「1」機能のトリガーのみ（）となります。選択肢: A: 基本的な RS フリップフロップ B: クロックド RS フリップフロップ C: D フリップフロップ D: JK フリップフロップ答え: [D フリップフロップ] 2. 質問: NAND ゲートで構成される基本的な RS フリップフロップは入力を許可しません変数の組み合わせ R S ⋅ は ( ) 選択肢: A:00 B:01 C:10 D:11 答え: [00] 3. 質問: フリップフロップはゲート回路で構成されていますが、異なる機能を持っています。ゲート回路の機能で、（）が付いているのが大きな特徴です選択肢：A：フリップ機能 B：ホールド機能 C：メモリ機能 D：セット0、セット1機能答え：[メモリ機能] 4. 問題：次のフリップ機能はどれですか？ -flops には制約があります ( ) オプション: A: 基本 RS フリップフロップ B: エッジ D フリップフロップ C: マスター/スレーブ JK フリップフロップ D: T フリップフロップ答え: [基本 RS フリップフロップ] 5. 質問:フリップフロップの状態遷移図は次のとおりです。 ( )

選択肢: A: T フリップフロップ B: SR フリップフロップ C: JK フリップフロップ D: D フリップフロップ答え: [D フリップフロップ] 6. 質問: マスター/スレーブフリップフロップが使用されている場合、トリガ方法は ( ) オプション: A : レベルトリガモード B: パルストリガモード C: エッジトリガモード D: 不明回答: [パルストリガモード] 7. 質問: 画像内のすべてのフリップフロップの初期状態が0、図のどこにトリガーがあるかを調べます。クロック信号の作用下では、出力電圧波形は常に 0 です。 ( ) 図。オプション: A:

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子：

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答え：【

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] 8. 問題: 「宙返り」とは ( ) を指します。選択肢: A: クロック信号が作用すると、入力信号の変化に応じてフリップフロップの出力状態が複数回反転します。 B: フリップフロップの出力状態入力信号に依存します C: トリガーフリップフロップの出力状態はクロック信号と入力信号に依存します D: 常に出力の状態を変化させます答え: [クロック信号が作用すると、フリップフロップの出力状態が変化しますフリップフロップは入力信号の変化に応じて複数回反転します] 9. 質問: J=K =1、JK フリップフロップのクロック入力周波数は 120Hz、Q 出力は ( ) オプション: A: ハイを維持します。レベル B: 低レベルを維持 C: 周波数 60Hz の方形波 D: 周波数 240Hz の方形波波形の答え: [周波数 60Hz の方形波] 10. 質問: 6. フリップにクロックパルスを導入する目的-flop is ( ) オプション: A: 出力状態をハイレベルに変更します B: 出力状態を変更します C: 出力状態が変更される瞬間クロックパルスによって制御されます D: 出力状態の安定性を維持します答え: [出力状態が変化する瞬間はクロックパルスによって制御されます] 11. 質問: JK フリップフロップは CP の作用下にあり、J=K=0 の場合、フリップフロップは 0 に設定されます (つまり、リセット)。選択肢: A: 正解 B: 誤答: [誤] 12. 質問: トリガ方法に応じて、レベルトリガ、パルストリガ、( ) トリガに分けられます。解答: [エッジ] 講義 16 基本 RS フリップフロップ講義 16 基礎 RS フリップフロップ単体テスト 1. 質問: フリップフロップと組み合わせ論理回路について、次の ( ) ステートメントは正しいです。選択肢: A: 両方ともメモリ機能を持っています B: どちらもメモリ機能を持っていません C: 組み合わせ論理回路のみがメモリ機能を持っています D: フリップフロップのみがメモリ機能を持っています答え: [フリップフロップだけがメモリ機能を持っています] 2. 質問: それを使用してくださいNAND ゲートで構成された基本的な RS フリップフロップで、入力信号はハイレベルでアクティブになります。入力信号 S= 0 および R= 1 のとき、その論理機能は ( ) です。オプション: A: 1 に設定 B: に設定0 C: 維持 D : 不明答え: [0 に設定] 3. 質問: 次のフリップフロップのうち、出力状態を直接制御する入力信号はどれですか ( ) オプション: A: 基本 RS フリップフロップ B: クロックド RS フリップフロップフロップ C: マスタースレーブ JK フリップフロップ D : ブロックされた D フリップフロップを維持する答え: [基本的な RS フリップフロップ] 4. 質問: 入力信号がハイレベルアクティブの RS フリップフロップでは、入力は許可されません ( ) オプション: A: RS=00 B: RS=01 C :RS=10 D:RS=11 答え: [RS=11] 5. 質問: フリップフロップには 2 つの安定状態があり、1 つは現在の状態です。状態、もう 1 つはセカンダリ状態です。選択肢: A: 正解 B: 誤答: [誤] 6. 質問: フリップフロップには 2 つの安定状態があり、外部入力信号の作用により、ある安定状態から別の安定状態に変化します。選択肢: A: 正解 B: 誤答: [正解] 7. 質問: 同じ論理機能を持つフリップフロップは、同じ回路構造でなければなりません。選択肢: A: 正しい B: 間違った答え: [間違った] 8. 質問: フリップフロップには ( ) 安定状態があります答え: [(次の答えのいずれか 1 つが正しい) 2; 2; 両方] 9. 質問:基本的な RS フリップフロップでは、入力端子 DR または /DR によりフリップフロップを ( ) 状態にすることができます答え: [(正しいものを 1 つ選択してください) クリア、リセット] 10. 問題:基本的な RS フリップフロップ、入力端子 DS または /DS はフリップフロップを ( ) 状態にすることができます答え: [(次の答えのうちどれか 1 つが正しい) 番号を設定する; 1 を設定する] [課題] 第 17 講フリップフロップ回路の構造と動作特性第17回フリップフロップ回路の構造と動作特性 - 単元の割り当て 1. 質問: マスタースレーブフリップフロップの一回変化現象とは何ですか?スコアリングルール: [マスター/スレーブ JK フリップフロップのいわゆるワンタイムフリッピング現象は、CP=1 期間中、入力信号 J および K が何回変化しても、マスターフリップフロップはそして反転できるのは1回だけです。 ] 2. 質問: マスタースレーブフリップフロップおよびメンテナンスブロッキングフリップフロップのトリガーパルスの要件は何ですか? 採点ルール: [マスタースレーブ JK フリップフロップでは、CP=1 のときに JK 信号が変化しないことが必要です。ただし、変更の問題により、マスター/スレーブ JK フリップフロップが干渉信号を受信してその干渉を記憶し、エラー動作が発生する可能性があります。これは望ましくありません。唯一の解決策は CP=1 の時間を短縮することですが、これは問題です。状態反転時に不安定になる可能性があります。 (6 点) エッジトリガは、トリガパルスの立ち上がりエッジまたは立ち下がりエッジのみを考慮します (4 点)] 講義 18: フリップフロップの論理関数の説明と応用講義 18: フリップフロップの論理関数の記述と応用フリップフロップ - 単体テスト 1. 質問 : JK フリップフロップの状態を 0 から 1 に変更するには、追加される励起信号 JK は ( ) でなければなりません。選択肢: A: 0× B: 1× C: × 1 D: × 0 答え: [1×] 2. 質問: D フリップフロップの場合、CP パルスが到着する前に励磁信号 D=1 を追加すると、フリップフロップの状態を変更できます ( )。選択肢: A: From 0→0 B：×から0 C：1から0 D：×から1に変化答え：[変化「1」から「0」に変化すると、トリガーの状態が（）に変化します。選択肢: A: "0" → "1" B: "1" → "0" C: 変更なし D: 不定答え: ["0" → "1"] 4. 質問: T フリップフロップの場合、T= の場合( )、フリップフロップはホールド状態になります。オプション: A: 0 B: 1 C: 0 または 1 D: 上記のどれでもない答え: [0 ] 5. 質問: JK フリップフロップの場合、J=K の場合、( ) フリップフロップの論理関数は次のようになります。完成しました。オプション: A:RS B:D C:T D:T' 答え: [T] 6. 質問: クロックの動作下で JK フリップフロップの 2 次状態を現在の状態とは逆にする場合、JK の値端子は ( ) である必要があります。選択肢: A :00 B:01 C:10 D:11 答え: [11] 7. 質問: フリップフロップの反転条件は、トリガー入力とクロックパルスによって決まります。 ( ) 選択肢: A: 正解 B: 誤答: [正解] 8. 質問: D フリップフロップはクロックパルスの立ち上がりエッジでのみ有効です。選択肢: A: 正解 B: 誤答: [誤] 9. 質問: スイッチのデバウンスには同期 RS フリップフロップが使用されています。選択肢: A: 正解 B: 誤答: [誤] 10. 質問: 同期フリップフロップには宙返り現象が発生しますが、エッジトリガーとマスタースレーブフリップフロップは宙返りを克服します。選択肢: A: 正解 B: 誤答: [正解] 11. 質問: 写真に示されている D フリップフロップは立ち上がりエッジフリップフロップです。

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選択肢: A: 正解 B: 誤答: [誤] [課題] 第 18 講: フリップフロップの論理関数の説明と応用第 18 講: フリップフロップの論理関数の記述と応用 - 単元の割り当て 1. 問題: 既知のマスター-スレーブ JK フリップフロップ J、K の波形は図の通り出力 Q の波形図を描く（初期状態は 0 とする）

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審査ルール：【

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6 つの立ち下がりエッジから始まるクロックサイクルに基づいてスコアを計算し、各 2 点] 2. 問題: 同期 D フリップフロップの入力信号波形を与えて、出力 Q 端子信号波形を描画します。

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審査ルール：【

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6クロックの立ち上がりエッジから1サイクルごとに出力状態を2点ずつ確認】第19回順序論理回路の特性と記述方法第19回順序論理回路の特性と記述方法 - 単元テスト1. 問題：タイミング通常、論理回路は ( ) 必須です。選択肢: A: メモリ B: ゲート回路 C: 組み合わせ論理回路 D: AND、OR、NOT 論理ゲート回路答え: [メモリ] 2. 質問: 順序論理回路として使用できる記憶回路は () 選択肢: A: フリップフロップ B: 加算器 C: コンパレータ D: デコーダ答え: [フリップフロップ] 3. 問題: 順序論理回路の記述方法は () 選択肢: A: 論理式 B: 状態図 C: 状態表 D : 状態方程式 E: シーケンス図の答え: [論理式; 状態図; 状態テーブル; 状態方程式] 4. 問題: 順序回路の方程式の記述には () が含まれます。選択肢: A: 出力方程式 B: 状態方程式 C: 駆動方程式D: 代数方程式の答え: [出力方程式; 状態方程式; 駆動方程式] 5. 質問: 順序論理回路にはフィードバック分岐が必要です選択肢: A: 正解 B: 間違った答え: [正解] 6. 質問: 組み合わせ論理回路フィードバック分岐順序論理回路であること選択肢: A: 正解 B: 誤答: [誤] 7. 質問: 同期順序回路はムーア型回路であること選択肢: A: 正解 B: 誤答: [誤] ] 8. 問題: 順序論理回路の記述方法は相互に変換できます選択肢: A: 正解 B: 誤答: [正解] 9. 問題: 順序論理回路の記憶回路は通常 () で構成されます。 : [(答えは下記(どれか正解) フリップフロップ; フリップフロップ群] 10. 問題: 順序論理回路はメモリを通じて () の機能を実現します答え: [メモリ] [宿題] 第 21 回順序論理回路の設計講義21 順序論理回路の設計 - ユニットの割り当て 1. 質問: JK フリップフロップを使用して、「111」シーケンス検出器の設計を完了します。状態の簡略化、状態の割り当て、励起関数と出力関数、自己起動および論理図を提供する設計プロセスが必要です。採点ルール: [状態の単純化 (10 点)、状態の割り当て (10 点)、インセンティブ関数と出力関数 (10 点)、自己起動 (10 点)、および論理図 (10 点)。各小項目について、1 つの間違いは 5 点が減点され、2 つの間違いは減点されます。

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】 2. 質問: JK フリップフロップを使用して 5 進同期カウンタを設計します。Q2Q1Q0 の状態遷移関係については、添付資料を参照してください。状態テーブル、状態の割り当て、励起関数と出力関数、自己起動図、および論理図を提供する設計プロセスが必要です。採点ルール: [状態テーブル (10 点)、状態方程式 (10 点)、励磁関数 (修正設計を含む) (10 点)、自己始動 (10 点)、論理図 (10 点)。各小項目について、1 つの間違いは 5 点が減点され、2 つの間違いは減点されます。

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】【課題】第19講順序論理回路の特徴と記述方法第19講順序論理回路の特徴と記述方法 - 単元の宿題 1. 問題: 順序論理回路の状態図が与えられたとき、その状態テーブルとタイミングをそれぞれ描きなさい。。採点ルール: [ステータス表を正しく完成させると 50 点、タイミング図を書くと 50 点。 50 点満点が減点されるまで、ミスごとに 10 点が減点されます。

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] [課題] 講義 20 順序論理回路の解析講義 20 順序論理回路の解析 - 単元の課題 1. 質問: 同期順序論理回路の解析には、駆動方程式、状態方程式、状態図、タイミング図、および論理関数スコアが必要です。ルール: [非同期順序論理回路解析、駆動方程式（10点）、状態方程式（10点）、状態図（10点）、タイミング図（10点）、論理関数（10点）。論理機能: この回路は同期モジュロ 4 可逆カウンタです。 Xは加減算制御信号、Zはボロー出力です。

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] 2. 質問: 非同期順序論理回路の解析には、クロック方程式、状態方程式、状態テーブル、状態図、および論理関数のスコアリングルールが必要です: [クロック方程式 (10 点)、状態方程式 (10 点)、状態テーブル (10 点) )、状態図 (10 点)、および論理関数 (10 点)。手続きが無い場合は減点となり、各項目で1回間違えると5点減点、2回間違えると0点となります。

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] 第 21 講順序論理回路の設計第 21 講順序論理回路の設計 - 単元テスト 1. 問題: 順序論理回路の各フリップフロップが受け取る () 信号の違いにより、同期順序論理に分けられます。回路および非同期順序論理回路。選択肢：A：クロックパルス制御 B：エッジ信号 C：ハイレベル D：パルス信号答え：[クロックパルス制御] 2. 質問：順序論理回路において記憶回路出力のみがある場合、その回路形式は通常と呼ばれます。 ( )型順序論理回路。選択肢: A: マイル B: モール型 C: 同期順序回路 D: 非同期順序回路答え: [モアレ型] 3. 質問: 三大方程式とは、順序論理回路を記述する方法です。三大方程式の記述方法とは、( ) 選択肢: A: 代数方程式 B: 駆動方程式 C: 状態方程式 D: 出力方程式答え: [駆動方程式; 状態方程式; 出力方程式] 4. 質問: 3 つの主要な図は、順序論理回路を記述する方法でもあります。主要な図記述方法は () を参照します。選択肢: A: 状態表 B: 状態図 C: 論理図 D: 真理値表答え: [状態表; 状態図; 論理図] 5. 質問: 状態コーディングは 10 進コードです。状態の数を表します。選択肢: A: 正解 B: 誤答: [正解] 6. 質問: 状態の単純化とは、冗長な状態を削除し、最小化された状態テーブルを取得することです。選択肢: A: 正解 B: 誤答: [正解] 7.質問: 特定の順序論理回路が自動的に起動できない場合、プリセット番号によって回路状態を有効なサイクル状態に設定できます。選択肢: A: 正解 B: 誤答: [正解] 8. 質問: ある順序論理回路が自動起動できない場合、論理設計を変更することで解決できます。選択肢: A: 正解 B: 誤答: [正解] 9. 問題: 同期式順序論理回路の設計と () は相互に可逆なプロセスです答え: [同期式順序論理回路の解析] 10. 問題: 順序論理回路が 8 つある場合[3] 講義 20 順序論理回路の解析講義 20 順序論理回路の解析 - 単元テスト 1. 質問: 順序論理回路と組み合わせ論理回路の違い論理回路、主に()内選択肢: A: ゲート回路の有無 B: クロックの有無 C: 記憶回路の有無 D: デコーダの有無答え: [記憶回路の有無] 2質問: 同期式順序回路と非同期式順序回路の違いは何ですか? () オプション内: A: フィードバック分岐の有無 B: フリップフロップの有無 C: 外部クロックの有無 D: クロックの有無外部クロック信号がフリップフロップのクロックエンドに同時に作用するかどうか回答: [外部クロック信号がフリップフロップのクロックエンドと同時に作用するかどうか] 3. 質問: 非同期の解析方法の違い順序回路と非同期順序回路の解析方法は () 選択肢: A: 各フリップフロップの出力方程式を考える B: 各フリップフロップの状態方程式を考える C: 各フリップフロップがエッジフリップかどうかを考えるフロップ D: 各フリップフロップのクロック方程式を考える答え: [各フリップフロップのクロック方程式を考える] 4. 質問: 順序論理回路と組み合わせ論理回路の本質的な違いは () オプション: A: メモリ B:ゲート回路 C: フリップフロップ D: フィードバック分岐答え: [メモリ; フリップフロップ; フィードバック分岐] 5. 質問: 非同期順序回路と比較した場合、同期式順序回路と非同期順序回路の本質的な違いは () 選択肢: A :フリップフロップ B: 外部クロック信号はすべてのフリップフロップのクロック端子に作用します C: 論理ゲート D: すべてのフリップフロップの状態の変化は同時に発生します答え: [外部クロック信号はクロック端子に作用します6. 質問: 順序論理回路は、その構造に応じて同期順序論理回路と非同期順序論理回路に分類できます選択肢: A: 正解 B: 誤答え: [誤] 7. 問題: 順序論理回路における基本単位回路はフリップフロップオプションです: A: 正解 B: 誤解答: [正解] 8. 問題: 順序論理回路の解析は、論理回路を解析することです。与えられた順序論理回路に基づく回路の関数オプション: A: 正解 B: 誤答: [正解] 9. 問題: 順序論理回路には、主に組み合わせ回路と () が含まれます。答え: [(次の答えのうちいずれかを選択してください)正解）フリップフロップ;メモリ] 10. 問題：非同期順序回路解析法同期順序論理回路解析法と比較して、フリップフロップ（）の各方程式を考慮する必要がある解答：[クロック] [課題] 第 23 講レジスタとシフトレジスタセクション 23 レジスタとシフトレジスタ - 単位の割り当て 1. 質問: ネガティブエッジ JK フリップフロップと「AND-OR-NOT」ゲートを試して、4 桁のデジタルパラレルレジスタと 4 桁のデジタルレジスタを形成してください。シリアル入力右シフトレジスタ（同一回路内に実装、制御端子の追加やソリューション処理も可能）。採点ルール：[シフトレジスタ並列保存データ機能(10点、1ミスで5点減点、2ミスで減点)、右シフト機能(20点、1ミスで5点減点、2ミスで減点)]、設計分析プロセス (20 点、並列関数の説明 10 点、右シフト関数の説明 10 点)。

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] 2. 質問: 図に示すように、シリアル加算を実現するための回路図ですが、加数 11011 と加数 10111 が 2 つの 5 ビットの加数および加数シフトレジスタにそれぞれ格納されています。全加算器出力の Si 端子、キャリーフリップフロップの Q 端子、サムシフトレジスタの左 1 番目のレジスタユニットの出力波形を 6 つのクロックパルスの動作下で解析して描画してみます (1 対 1 の対応が必要です)。間に合うように）。採点ルール：全加算出力Si端子波形（15点、1ミスで5点減点、2ミスで減点）、キャリーフリップフロップQ端子波形（15点、1ミスで5点減点、2ミスで無点）が与えられます）とサムシフトレジスタの左側の最初のレジスタユニットの出力波形（20点、1回のミスで5点減点、2回のミスで減点）。

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] [宿題] 講義 22 カウンター講義 22 カウンター - 単元の割り当て 1. 問題: 74LS163 を使用して、リセット法、セット 0 法、セット最大数法、CO セット最小数法、およびリストを使用してモジュロ 6 カウンターを設計します。有効なカウントステータステーブル。採点ルール：[リセット法（10点）、セット0法（10点）、最大数設定法（10点）、CO最小数設定法（10点）（上記各小項目は1問ずつ間違えると減点となります）減点、2 ミスは減点、ミスは減点）、有効計数状況表（20 点、小項目ごとに 5 点、小項目ごとに 1 ミスで 3 点減点）、 2 つのエラーの場合はポイントは付与されません)。

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] 2. 質問: D フリップフロップを使用して、モジュロ 7 同期加算カウンターを設計します。 Q2Q1Q0 ステータスは 000-001-010-011-100-101-110 に変化します。状態テーブル、駆動方程式、状態方程式、自己始動チェック、および論理図が必要です。採点ルール：[状態表（10点）、駆動方程式（10点）、自己始動チェック（10点）、論理図（10点）]。各小項目は、1 回の間違いで 2 点が減点され、2 回の間違いで減点されます。

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] 講義 22 カウンタ講義 22 カウンタ単体テスト 1. 質問: N ビットバイナリカウンタには () フリップフロップが必要です。オプション: A:N B:N-1 C:

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答え: [N] 2. 質問: N ビットバイナリカウンタの法は () です。オプション: A:

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Ｃ：ＮＤ：

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答え：【

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] 3. 質問: カウンタは、カウントの増加傾向と減少傾向に応じて () に分割されます。オプション: A: アップカウンタ B: ダウンカウンタ C: 可逆カウンタ D: 同期カウンタ E: 非同期カウンタ答え: [アップカウンタ; ダウンカウンタ; 可逆カウンタ] 4. 質問: 統合非同期バイナリカウンタ 74293 には 4 つの内部フリップフロップがあります。 . 、() ベースカウンターを実装できます。選択肢: A: 2 進カウンタ B: 8 進カウンタ C: 16 進カウンタ D: 2 進カウンタ答え: [2 進カウンタ; 8 進カウンタ; 16 進カウンタ] 5. 質問: 同期 10 進カウンタと非同期 10 進カウンタの違いは何ですか?この場合、フリップフロップの状態反転が同時に発生します。選択肢: A: 正解 B: 誤答: [正解] 6. 質問: 同期クリアリングターミナルは、クリアリングターミナルが有効な場合、効果的なパルス調整を必要としません。選択肢: A: 正解 B: 誤答: [誤] 7. 質問: 設計された任意のベースカウンタのモジュールは、使用されるカウンタチップのカウンタのモジュールよりも小さい必要があります。選択肢: A: 正解 B: 誤答: [誤] 8. 質問: 統合同期 10 進カウンタ 74160 には自己始動機能が必要です。選択肢: A: 正解 B: 誤答: [正解] 9. 質問: 4 ビットのバイナリカウンタは () ベースカウンタを実装します。答え：[16] 10. 問題：1KHzのパルス信号を10進カウンタに入力すると、周波数()Hzのパルス信号が得られます。答え: [10] 講義 23 レジスタとシフトレジスタセクション 23 レジスタとシフトレジスタ - 単体テスト 1. 質問: 4 ビットシフトレジスタを使用してリングカウンタを形成する場合、有効なステータスオプションがあります: A: 2 B:4 C:8 D:16 答え: [4] 2. 質問: 4 ビットシフトレジスタを使用してツイストリングカウンタを形成する場合、有効なステータスオプションがあります: A:4 B:6 C:8 D:16 答え: [8] 3. 質問: 74LS194 には次の機能があります () オプション: A: 左シフト B: 右シフト C: パラレルリセット D: データクリア E: データ保持答え: [左シフト; 右シフト;パラレルリセット番号; データクリア; データ保持] 4. 質問: 順序論理回路に属する次のデバイスは () です。オプション: A: フリップフロップ B: シフトレジスタ C: 加算器 D: デコーダ答え: [フリップフロップ; シフトレジスタ] 5. 質問: 74194 と 74LS194 には両方とも () 入力および () 出力モードオプションがあります: A : シリアルシリアルB: シリアルパラレル C: パラレルシリアル D: パラレルパラレル答え: [シリアルシリアル; シリアルパラレル; パラレルシリアル; パラレルパラレル] 6. 質問: 8421BCD コードはシフトレジスタを使用して形成できます。カウンターオプション: A: 正しい B: 間違っています回答: [誤] 7. 質問: 74LS194 シフトレジスタクリア機能の実装には、外部クロックの協力が必要です。選択肢: A: 正解 B: 誤答: [誤] 8. 質問: シフトレジスタはデータのシリアル/パラレル変換機能を実現できます。選択肢: A: 正解 B: 誤答: [正解] 9. 質問: シフトレジスタはカウント機能を実現できます。選択肢: A: 正解 B: 誤答: [正解] 10. 質問: シフトレジスタには、双方向シフトと並列設定を実装するためのクロックが必要です。選択肢: A: 正解 B: 誤答: [正解] 11. 質問: シフトザレジスタの双方向シフトと並列設定を実現するには、ゲートオプションが必要です。 A: 正解 B: 誤答: [正解] 12. 質問: シフトレジスタにはデジタルレジスタと () 機能があります。答え: [Shift] 13. 質問: デジタルレジスタにはデータ()機能があります。答え: [ストレージ] 第 24 講その他の一般的な順序論理回路と競合危険現象第 24 章その他の一般的な順序論理回路と競合危険現象 - 単元テスト 1. 問題: 順序パルス発生器は、入力されたパルス列を () 信号に変換します。選択肢: A: パルス B: 連続パルス信号 C: 連続して現れるパルスのグループ D: 時間的に連続して現れるパルスのグループ答え: [時間的に連続して現れるパルスのグループ] 2. 質問: シフト中register 既製のシフトレジスタ型シーケンス信号発生器に () を加えたものをベースとしています。選択肢: A: 組み合わせ回路 B: フリップフロップ C: フィードバックネットワーク D: 論理ゲート答え: [フィードバックネットワーク] 3. 質問: シーケンシャルパルス発生器は () と呼ばれます。選択肢: A: シフトレジスタグループ B: ビートパルス発生器 C: パルス分配器 D: フリップフロップグループ答え: [ティックパルス発生器; パルス分配器] 4. 質問: シーケンシャルパルス発生器は通常 () 回路で構成されます。選択肢: A: コンパレータ B: デコーダ C: データセレクタ D: カウンタ答え: [デコーダ; カウンタ] 5. 質問: シーケンス信号を生成できる回路をシーケンス信号発生器といいます。選択肢: A: 正解 B: 誤答: [誤] 6. 質問: シーケンス信号の長さは、シーケンス信号に含まれるビット数によって異なります。選択肢： A: 正解 B: 誤答: [正解] 7. 質問: シーケンス信号発生器は、その構造によりシフトレジスタタイプとカウンタタイプに分けられます。選択肢: A: 正解 B: 誤答: [正解] 8. 質問: カウンタ式シーケンシャルパルス発生器に競合リスクが生じることはあり得ません。選択肢: A: 正解 B: 誤答: [誤] 9. 問題: シーケンス信号を周期的に生成できる回路を () といいます。答え: [シーケンス信号発生器] 10. 質問: 0010 1110、0010 1110、—、シーケンス信号発生器のセットを設計するには、レジスタに必要な桁数は () です。解答: [3] [課題] 第 24 講義その他の一般的な順序論理回路と競合リスク現象第 24 講義その他の一般的な順序論理回路と競合リスク現象 - 単元の宿題 1. 問題: 統合カウンタ 74LS163 と統合 3 線式 -8 の設計ラインデコーダ74LS138は8出力のシーケンシャルパルス発生器を構成します(論理回路の描画と原理解析が必要)。採点ルール：[論理回路図（25点、減点が終わるまで1ミスごとに5点減点）、原理解析（タイミング図にも反映可能）（25点、1ミスごとに5点減点）間違い、控除が完了するまで）。機能を実現できる論理図であれば、原理解析に応じて得点が与えられます。

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] 2. 質問: シーケンス信号発生器 0011 1001、0011 1001 の出力シーケンスを設計し、カウンタ 74293 と 8 対 1 データセレクタを使用して実装します。採点ルール：[カウンター（25点）、データセレクターデザイン（25点）、完成度に応じて適切にポイントが付与されます。

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】第25講 555タイムベース回路とその応用第25講 555タイムベース回路とその応用 - 単体テスト 1. 質問: 単安定回路は次のどのような状況で使用できますか。選択肢: A: 発振器 B: 加算器 C: タイミング回路 D: シフトレジスタ答え: [タイミング回路] 2. 質問: CO 端子で集積 555 回路が使用されていない場合、コンパレータ Cl の基準電圧は基準電圧です。 C2の電圧はです。 A.2/3Vcc B.1/3Vcc C.Vcc D. 1/2Vcc オプション: A:A,B B:C,D C:B,C D:A,C 答え: [A,B] 3. 質問: 統合 555回路が制御電圧端子 CO に制御電圧 Vco を加えると、それぞれ C1 と C2 の基準電圧になります。 A.2/3Vco B.1/3Vco C.Vco D.1/2Vco オプション: A:A,D B:A,B C:C,D D:B,C 答え: [C,D] 4. 質問: Schmidt Specialフリップフロップは一種の回路です。選択肢: A: ラッチ B: レベルトリガ C: エッジトリガ D: パルストリガ答え: [レベルトリガ] 5. 質問: シュミットトリガを整形に使用する場合、入力信号の振幅はでなければなりません。選択肢: A: VT+ に等しい B: VT- 未満 C: VT+ より大きい D: VT- に等しい答え: [VT+ より大きい] 6. 質問: 単安定回路の安定状態から過渡安定状態への反転過渡安定状態から定常状態への反転に依存します。 A.パルス幅 B.RおよびC C.しきい値電圧 D.入力パルス信号オプション: A:A,B B:B,C C:B,D D:D,B 答え: [D,B] 7. 質問: 単安定回路です出力パルス幅。選択肢: A: 過渡定常状態時間の 0.7 倍 B: 一時的安定状態時間 C: 定常状態時間 D: 定常状態時間の 0.7 倍答え: [過渡安定状態時間] 8. 質問: 単安定トリガと多高調波過渡定常状態は、発振器の状態時間はに比例します。選択肢: A: パルス幅 B: R および C C: しきい値電圧 D: 入力パルス信号答え: [R および C] 9. 質問: 555 集積回路で構成された発振器の発振を停止するには、次のように扱う必要があります。選択肢: A: リセット端子をローレベルに接続 B: リセット端子をハイレベルに接続 C: CO 端子をハイレベルに接続 D: CO 端子をローレベルに接続答え: [リセット端子をローレベルに接続] 10 . 質問：555 タイミングマルチバイブレータは発振器で構成されており、その発振周期は下図のようになります。

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選択肢: A:0.7(RA+RB)C B:0.7(RA+2RB)C C:(RA+2RB)C D:1.2(RA+RB)C 答え: [0.7(RA+2RB)C] 11. 質問: 555タイマで構成されたマルチバイブレータの充電時定数と放電時定数は下図のようになります。

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選択肢: A: (RA+RB)C、RAC B:RAC、RBC C:RBC、RAC D:RAC、(RA+RB)C 答え: [RAC, RBC] 12. 質問: 図に示されている回路の名前下の図はい、トリガーパルスの幅は要件を満たしています。

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オプション: A: 単安定トリガ、トリガパルスの幅は過渡安定時間より小さい B: 単安定トリガ、トリガパルスの幅は過渡安定時間より大きい C: マルチバイブレータ、トリガパルスの幅は過渡安定時間より大きい過渡時間状態時間 D: シュミットトリガ、トリガパルスの幅は過渡安定状態時間に等しい回答: [単安定トリガ、トリガパルスの幅は過渡安定状態時間より小さい] 13. 質問: シュミット555 個のタイムベース回路で構成特殊トリガ（5 ピン制御端子はコンデンサを介してグランドに接続）、電源電圧 15V 時、そのヒステリシス電圧は（）となります。オプション: A:5V B:10V C:15V D:25V 答え: [5V] 14. 質問: デジタルシステムでは、ゆっくりと変化する入力信号を方形パルス信号に変換するために一般的に使用されます。オプション: A: 単安定トリガー B: マルチバイブレーター C: シュミットトリガー D: 非安定トリガー答え: [シュミットトリガー] 15. 質問: シュミットトリガーの主な機能は、、、待機です。オプション: A: ドライブ負荷容量の向上 B: 振幅識別 C: 信号整形 D: 波形変換回答: [振幅識別; 信号整形; 波形変換] 16. 質問: マルチバイブレータの回路構造は、次の 2 つの部分に要約できます。。オプション: A: シュミットトリガー B: スイッチングデバイス C: 単安定トリガー D: 正帰還遅延リンク回答: [スイッチングデバイス; 正帰還遅延リンク] 17. 質問: 統合された 555 回路は出力フロントエンドに設定されています。インバーターを使うことです。選択肢: A: 放電端子レベルを出力端子レベルと一致させる B: 駆動負荷容量を向上させる C: ハイレベルを上げる D: ローレベルを下げる答え: [放電端子レベルは出力端子レベルと一致させる必要があります。 [課題] 第 25 講 555 タイムベース回路とその応用第 25 講 555 タイムベース回路とその応用 - 単元の割り当て 1. 質問: 555 タイマーで構成される簡単な電子ドアベル回路を図に示します。図の回路を解析してください。 (1) 図の555(1)と555(2)で構成される回路の名前を説明してください。 (2) スイッチ s を押してから 10 秒間、周波数 1.2kHz でスピーカーを鳴らしたい場合は、途中の R1 と R2 の抵抗値を求めてください。

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採点ルール: [ (1) (1) は単安定トリガ回路、(2) はマルチバイブレータ回路、それぞれ 10 点。 (2) スピーカーは 10 秒間鳴り続けますので、単安定トリガ回路の過渡安定状態時間が 10 秒であることがわかります。

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5ポイント計算

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10点スピーカーから周波数1.2kHzの音が出ますマルチバイブレータの発振周波数の計算式は 5点

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R2=0.61KΩ、10点を計算してください] 2. 質問: 555で構成される簡単なタッチスイッチ回路手が金属板に触れると発光ダイオードが点灯し、一定時間が経過すると自動的に発光ダイオードが点灯します説明してください: (1) 555 で構成される回路の名前; (2) 発光ダイオードはどのくらい点灯し続けるか。

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採点ルール: [ (1) 単安定トリガー回路; 20 点 (2)

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30 点] [課題] 講義 31 CPLD 講義 31 CPLD ユニット課題 1. 質問: 課題 1: ルックアップテーブルに基づいて FPGA システムと CPLD システムの構造と性能の違いを比較しますか? 採点ルール: [パフォーマンス: 論理回路の中小規模の範囲では、CPLD の方が安価で、システム内で直接使用できます。大規模な論理回路の設計にはFPGAがよく使われます。論理規模の観点から言えば、FPGA は大規模から中規模の範囲をカバーしているためです。大規模な論理回路の設計にはFPGAがよく使われます。論理規模の観点から言えば、FPGA は大規模から中規模の範囲をカバーしているためです。 ] [課題] 第 30 講 PLD の基礎第 30 講 PLD の基礎 - 単元の課題 1. 質問: PLD の種類とその特徴採点ルール: [タイプ: EPROM/PAL/PLA/GAL 特徴: 配列およびまたは配列の観点から] 言ってください。 ] 講義 31 CPLD 講義 31 CPLD-単体テスト 1. 質問: IP コアは EDA 技術と開発において非常に重要な役割を果たします。IP は ( ) を指します。選択肢: A: 知的財産 B: インターネットプロトコル C: ネットワークアドレス D: なし回答: [知的財産] 2. 質問: 大規模プログラマブルデバイスには、主に FPGA と CPLD が含まれます。以下では、FPGA の構造と動作原理について説明します。正しいのは ( ) です。オプション: A: FPGA は、製品用語構造に基づくプログラマブルロジックデバイスです。B: FPGA は、複雑なプログラマブルロジックデバイスの正式名です。C: SRAM ベースの FPGA デバイスは、電源投入ごとに 1 回コンフィギュレーションする必要があります。D: In Amongアルテラが製造するデバイスの MAX7000 シリーズは FPGA 構造に属します。回答: [SRAM ベースの FPGA デバイスは、電源を入れるたびに 1 回設定する必要があります。] 3. 質問: 電子システム設計の最適化では、主にリソース使用率の向上と消費電力の削減 (つまり、面積の最適化)、および動作速度の向上 (つまり、速度) が考慮されます。最適化）の場合、以下の方法（）は領域最適化には属しません。選択肢: A: パイプライン設計 B: リソース共有 C: ロジック最適化 D: シリアル化回答: [パイプライン設計] 4. 質問: 大規模プログラマブルデバイスには主に CPLD と FPGA が含まれます。以下は FPGA の構造と動作原理です。説明中、正しいものは ( ) オプションです。 A: FPGA は、Complex Programmable Logic Device の略です。 B: FPGA は、積項構造に基づいたプログラマブルロジックデバイスです。 C: SRAM ベースの FPGA デバイスは、電源を入れるたびに設定する必要があります。 D: アルテラが製造するデバイスの中で、MAX7000 シリーズは FPGA 構造に属します回答: [SRAM ベースの FPGA デバイスは、電源投入ごとに 1 回コンフィギュレーションする必要があります。 ] 5. 質問: 大規模プログラマブルデバイスには主に CPLD と FPGA があり、このうち CPLD は ( ) によって論理機能を実現します。オプション: A: プログラマブル積項ロジック; B: ルックアップテーブル (LUT) C: 入力バッファ D: 出力バッファ回答: [プログラマブル積項ロジック;] 6. 質問: 現在、ザイリンクスが製造する FPGA は主に ROM コンフィギュレーションメモリ構造を使用しています。選択肢: A: 正解 B: 誤答: [誤] 分析: [SRAM] 7. 質問: 最新の電子システム設計分野における EDA は、ボトムアップ設計手法を採用しています。選択肢: A: 正解 B: 誤答: [誤] 分析: [トップダウン] 8. 質問: FPGA/CPLD 設計プロセスは次のとおりです: 回路図/HDL テキスト入力 → 機能シミュレーション → 合成 → 適応 → タイミングシミュレーション → プログラミングのダウンロード→ハードウェアテスト。選択肢: A: 正解 B: 誤答: [正解] 9. 質問: 集積回路技術の今後の発展傾向は、システム全体を 1 つのチップ上に統合することです。このチップは CPLD または FPGA と呼ばれます。選択肢: A: 正解 B: 誤答: [誤] 分析: [システムオンチップ SOC] 10. 質問: CPLD は、単純な PLD の構造から進化しました。選択肢: A: 正解 B: 誤答: [正解] 11. 質問: FPGA のコア部分はロジックセルアレイ LCA で、内部ロジックブロックマトリックスと周囲の I/O インターフェイスモジュールで構成されます。選択肢: A: 正解 B: 誤答: [正解] 第 30 講 PLD の基礎第 30 講 PLD の基礎 - 単元テスト 1. 問題: 大規模プログラマブルデバイスには、主に FPGA と CPLD が含まれます。以下では、FPGA の構造と動作原理について説明します。正しい説明は ( ) です。オプション: A: FPGA は、製品用語構造に基づくプログラマブルロジックデバイスです。B: FPGA は、複雑なプログラマブルロジックデバイスの正式名です。C: SRAM ベースの FPGA デバイスは、電源投入ごとに 1 回コンフィギュレーションする必要があります。D: In Amongアルテラが製造するデバイスの MAX7000 シリーズは FPGA 構造に属します。回答: [SRAM ベースの FPGA デバイスは、電源投入ごとに 1 回構成する必要があります。] 2. 質問: 次の EDA ソフトウェアのうち、論理合成機能を持たないものはどれですか: ( )。オプション: A:ISE B:ModelSim C:Quartus II D:Synplify 回答: [ModelSim] 3. 質問: 大規模プログラマブルデバイスには主に FPGA と CPLD が含まれますが、CPLD の構造と動作原理に関する次の説明のうち、どれですか。は正しいですか? はい( )。オプション: A: CPLD はルックアップテーブル構造に基づくプログラマブルロジックデバイスです; B: CPLD はフィールドプログラマブルロジックデバイスの英語の略語です; C: 初期の CPLD は GAL の構造を拡張したものです; D: ザイリンクスによって製造されたデバイスのうち、XC9500 シリーズは CPLD 構造を持っています; 回答: [ザイリンクスが製造するデバイスの中で、XC9500 シリーズは CPLD 構造を持っています;] 4. 質問: IP コアは EDA テクノロジと開発において非常に重要な役割を果たします; VHDL などはハードウェア記述言語は機能ブロックを記述しますが、機能ブロックを実装する特定の回路の IP コアは関与しません ( )。オプション: A: シン IP B: ソリッド IP C: ファット IP D: なし回答: [なし] 5. 質問: CPLD のプログラマビリティは主に ( ) に基づいてどのような構造になっていますかオプション: A: ルックアップテーブル (LUT) B: PALプログラマブル C: ROM プログラマブル D: AND-OR アレイプログラマブル回答: [AND-OR アレイプログラマブル] 6. 質問: FPGA プログラマブルロジックのベースとなるプログラマブル構造は ( ) に基づいています。選択肢: A: LUT 構造 B: 積項構造 C: PLD D: どれも正解ではありません答え: [LUT 構造] 7. 質問: CPLD プログラマブルロジックのベースとなるプログラマブル構造は ( ) に基づいています。選択肢: A: LUT 構造 B: 積項構造 C: PLD D: どれも正解ではありません答え: [積項構造] 8. 質問: EDA 開発ソフトウェアの要件に従って、設計されたシステムを特定の形式で表現し、送信してくださいそれをコンピュータに転送します。プロセスは呼び出されます ( ) オプション: A: 設計入力 B: 設計出力 C: シミュレーション D: 総合的な回答: [設計入力] 9. 質問: 設計入力が完了したら、ファイルを処理する必要があります ( )すぐに。オプション: A: コンパイル B: 編集 C: 機能シミュレーション D: タイミングシミュレーション回答: [コンパイル] 10. 質問: ハードウェア記述言語に基づくデジタルシステム設計で最も一般的に使用される設計手法は ( ) 設計手法と呼ばれます。選択肢: A: ボトムアップ B: トップダウン C: ビルディングブロック D: トップレベル回答: [トップダウン] 11. 質問: EDA ツールでは、ターゲットシステムデバイス上でレイアウトと配線を完了できるソフトウェアをトランスレータと呼びます。。選択肢: A: 正解 B: 誤答: [誤] 分析: [アダプタ] 12. 質問: デザインの入力が完了したら、ファイルをすぐに合成する必要があります。選択肢: A: 正解 B: 誤答: [エラー] 分析: [コンパイル] 13. 質問: ハードウェア記述言語に基づくデジタルシステム設計で最も一般的に使用される設計手法は、トップダウン設計手法と呼ばれます。選択肢: A: 正解 B: 誤答: [正解] 14. 質問: ハードウェア記述言語をハードウェア回路に変換するプロセスをコンパイルと呼びます。選択肢: A: 正解 B: 誤答: [誤] 分析: [総合] 15. 質問: EDA 技術および開発において IP コアは非常に重要な役割を果たします HDL で提供される IP はソフト IP と呼ばれます。選択肢: A: 正解 B: 不正解:[正解] 講義 32 予備的な HDL 設計講義 32 予備的な HDL 設計 - 単体テスト 1. 質問: 主に ( ) に基づいた CPLD のプログラマビリティはどのような構造になっていますか。オプション: A: ルックアップテーブル (LUT) B: PAL プログラム可能 C: ROM プログラム可能 D: AND またはアレイプログラム可能回答: [AND またはアレイプログラム可能] 2. 質問: FPGA プログラマブルロジックのプログラマブル構造は ( ) に基づいています。選択肢: A: LUT 構造 B: 積項構造 C: PLD D: どれも正解ではありません答え: [LUT 構造] 3. 質問: CPLD プログラマブルロジックのベースとなるプログラマブル構造は ( ) に基づいています。選択肢: A: LUT 構造 B: 積項構造 C: PLD D: どれも正解ではありません答え: [積項構造] 4. 質問: 次の演算子の中で最も優先順位が高いのはどれですか ( )。オプション: A:! B:+ C:& D:{} 答え: [! 】 5. 質問: 次の FPGA/CPLD 設計プロセスのうち正しいものはどれですか ( ) 選択肢: A: 回路図/HDL テキスト入力 -> 機能シミュレーション -> 合成 -> 適応 -> プログラミングダウンロード -> ハードウェアテストB: 回路図/HDL テキスト入力 -> 適応 -> 総合 -> 機能シミュレーション -> プログラミングダウンロード -> ハードウェアテスト C: 回路図/HDL テキスト入力 -> 機能シミュレーション -> 総合 -> プログラミングダウンロード -> 適応 -> ハードウェアテスト D: 回路図/HDL テキスト入力 -> 適応 -> 機能シミュレーション -> 総合 -> プログラミングダウンロード -> ハードウェアテストの答え: [ 回路図/HDL テキスト入力 -> ;機能シミュレーション -> 合成 -> 適応 -> プログラミングのダウンロード -> ハードウェアテスト] 6. 質問: 最新の電子システム設計分野の EDA は、ボトムアップ設計手法を採用しています。選択肢: A: 正解 B: 誤答: [誤] 分析: [トップダウン] 7. 質問: ハードウェア記述言語をハードウェア回路に変換するプロセスはコンパイルと呼ばれます。選択肢: A: 正解 B: 誤答: [エラー] 分析: [総合] 8. 質問: IP コアは EDA 技術と開発において非常に重要な役割を果たします HDL で提供される IP はハード IP と呼ばれます。選択肢: A: 正解 B: 誤答: [誤] 分析: [ソフト] 9. 質問: 機能シミュレーションは、設計入力の仕様テストです。この種のシミュレーションに合格したということは、コンパイルが合格したことを意味するだけであり、設計が適切であることを示します。特定の文法仕様を満たしていますが、設計機能が期待を満たすという保証はありません。選択肢: A: 正解 B: 誤答: [誤] 解析: [動作シミュレーション] 10. 問題: 機能シミュレーションは、レイアウトと配線の後に実行されるポストシミュレーションであり、シミュレーション中に配線遅延が考慮され、より近いものになります。チップの実際の動作状態に応じて異なります。選択肢: A: 正解 B: 誤答: [誤] 解析: [タイミングシミュレーション] 講義 33 デジタルシステム設計の例講義 33 デジタルシステム設計の例 - 単体テスト 1. 質問: AHDL の変数セクションで、A を宣言できます。独立して適用される特定の実際の論理関数を ( ) ステートメントと呼びます。選択肢: A: プロセス B: インスタンス C: 関数 D: 代入解答: [例] 2. 質問: AHDL ノードとスリーステートノードは設計 ( ) 回路内で内部信号の送信を完了できます選択肢: A: レジスタ B: フリップフロップ C: ラッチ D: 接続線答え: [接続線] 3. 質問: AHDL では、( ) 型ノードを使用して信号を宣言します高、低レベル、高抵抗状態を含むラインノードオプション: A: TRI_STATE_NODE B: NODE C: JKFFE D: SRFFE 回答: [TRI_STATE_NODE] 4. 質問: AHDL のレジスタ宣言には ( ) の宣言が含まれています。オプション: A : レジスタとフリップフロップ B: フリップフロップとラッチ C: レジスタとラッチ D: 接続線答え: [フリップフロップとラッチ] 5. 質問: AHDL の行コメントは記号 ( ) で始まり、コメントの最後までオプション: A:/ B:// C:- D:/ 回答: [–] 6. 質問: AHDL の行コメント記号では、( ) は事前定義された論理レベル (Logic Level) オプションを表すために使用されます。 : A: EXP B:DFF C:JKFF D:TRI 回答: [TRI] 8. 質問: ユーザーは ( ) ステートメントを使用して、ステートマシンの名前変更を構成できます。現在のファイルまたはファイルで定義できます。別のファイル. はじめに. オプション: A: ステートマシンのエイリアス B: 入力 C: 出力 D: 双方向 B: 入力 C: 出力 D: 双方向答え: [ステートマシンのエイリアス B: 入力 C: 出力 D:双方向 ] 9. 質問: MAX +plus II は ( ). 選択肢: A: 高級言語 B: ハードウェア記述言語 C: EDA ツールソフトウェア D: 総合ソフトウェア答え: [EDA ツールソフトウェア] 10. 質問: quartus II を使用してください回路図設計入力を実現するツールソフトウェアでは、( ) 強制式を使用してください。オプション: A: グラフィック編集 B: テキスト編集 C: シンボル編集 D: 波形編集答え: [グラフィック編集] 11. 質問: Quartus II のグラフィック編集モードはシミュレーション検証を行うために ( ) を通過する必要がありますオプション: A: 編集 B: コンパイル C: 包括 D: プログラミング答え: [コンパイル] 12. 質問: グラフィックファイルのコンポーネントシンボルを生成する主な目的Quartus II 統合環境では ( ). オプション : A: シミュレーション B: コンパイル C: 合成 D: 高レベル回路設計によって呼び出される答え: [高レベル回路設計によって呼び出される] [課題] 第 33 講デジタルシステム設計例講義 33 デジタルシステム設計例 - 単元の割り当て 1. 質問: 回路図設計法の設計プロセスを簡単に説明してください。採点ルール: [特定の設計プロセスには、設計入力、機能シミュレーション、合成、合成後シミュレーション、制約設定、実装、レイアウト後シミュレーション、構成ファイルの生成、および FPGA の構成が含まれます] 2. 質問: 次の条件を使用して 4 ビット FPGA を設計します。キャリー出力 BCD カウンタ (INCLK クロック入力、出力 4 ビット BCD コード、キャリー出力端子 CO が必要) 採点ルール: [サブデザイン終了 (25 点)、1 つ欠けると 5 点減点、1 点減点[課題] 講義 32 予備 HDL 設計講義 32 予備 HDL 設計 - 単元課題 1. 質問: とは何か説明してください。 Verilog HDL、VHDL、AHDL 言語の特徴は何ですか?採点ルール: [ AHDL Verilog HDL VHDL ] [課題] 講義 34 デジタル設計における EDA テクノロジの応用講義 34 デジタル設計における EDA テクノロジの応用 - 単元の割り当て 1. 質問: Quartus II ソフトウェアを使用して、時間、分、秒のタスクを完了します。デジタルクロック回路を構築して実験ボックスの FPGA 開発ボードにダウンロードし、実験ボックスが提供する機器を使用してデジタルクロック機能をテストします。この実験の設計思想は、クロックモジュール、ベース変換モジュール、デジタルディスプレイデコーダ、デジタルチューブディスプレイモジュールの 4 つのサブモジュールを含む階層構造です。使用するFPGA水晶発振器の周波数は40MHzです。まずそれを使用して1Hzのクロックを取得し、次にクロックモジュールを取得します。クロックモジュールが出力する時、分、秒を16進数変換モジュールに入力して10進値を取得し、入力しますそれを LED ディスプレイモジュールに挿入します。採点ルール：[クロックモジュール、ベース変換モジュール、デジタル表示デコーダ、デジタル管表示モジュール、各モジュール20点、誤字脱字は1点減点、最後のトップレベル設計図は20点とする。ポイント。 ] 講義 34 デジタル設計における EDA 技術の応用講義 34 デジタル設計における EDA 技術の応用 - 単元テスト 1. 質問: QuartusⅡ ツールソフトウェアを使用してシミュレーションファイルを作成する場合、( ) の方法を使用する必要があります。オプション: A: グラフィック編集 B: テキスト編集 C: シンボル編集 D: 波形編集回答: [波形編集] 2. 質問: Quartus II ツールソフトウェアを使用してデザインコンポーネントシンボルを変更する場合、( ) メソッドを使用する必要があります。オプション: A: グラフィック編集 B: テキスト編集 C: シンボル編集 D:波形編集回答: [シンボル編集] 3. 質問: デザインエンティティには 1 つ以上の ( ) を含めることができます。選択肢: A: エンティティ B: 構造 C: 入力 D: 出力答え: [構造] 4. 質問: AHDL のノードとスリーステートノードは、設計された回路内の () に相当し、内部信号の送信を完了できます。 . オプション: A: レジスタ B: フリップフロップ C: ラッチ D: 接続ライン答え: [接続ライン] 5. 質問: AHDL では、() 型ノードを使用して、高、低レベル、および高抵抗状態を含む信号ラインを宣言します。ノードオプション: A: TRI_STATE_NODE B: NODE C: JKFFE D: SRFFE 回答: [TRI_STATE_NODE] 6. 質問: AHDL のレジスタ宣言には () の宣言が含まれていますオプション: A: レジスタとフリップフロップ B: フリップフロップフロップとラッチ C: レジスタとラッチ D: 接続ワイヤ答え: [フリップフロップとラッチ] 7. 質問: プロセス内の信号割り当てステートメントの場合、信号の更新は ( ) オプション: A: シーケンスで完了 B: 比率変数より速く完了する C: プロセスの最後に完了する D: どれも正解ではない回答: [プロセスの最後に完了する] 8. 質問: 設計入力が完了したら、設計ファイルはすぐに処理 ( ) される必要があります。。オプション: A: 編集 B: コンパイル C: 機能シミュレーション D: タイミングシミュレーション回答: [機能シミュレーション] 9. 質問: Quartus II の ( ) コマンドを実行して、設計回路のエラーをチェックします。オプション: A: デフォルトシンボルの作成 B: コンパイラ - コンパイル C: シミュレータ - タイミングシミュレーション D: タイミングアナライザ - タイミング解析回答: [コンパイラ - コンパイル] 10. 質問: ユーザーは ( ) ステートメントを使用して、ステートマシンが名前の変更 (現在のファイルで定義することも、別のファイルからインポートすることもできます) オプション: A: ステートマシンのエイリアス B: 入力 C: 出力 D: 双方向答え: [ステートマシンのエイリアス] 講義 6 カルノーマップ論理関数の単純化第 6 回カルノー図論理関数の単純化 – 単体テスト 1. 質問: 最小項 ABCD ではない論理的隣接項は ( ) 選択肢: A:

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子：

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答え：【

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】 2. 質問: 標準の AND or 式は ( ) で構成されます。選択肢: A: 最小項は同じ、または B: 最大項は同じ C: AND 項は同じ、または D: OR 項が答えです: [最小項は OR] 3. 質問: 4 変数ロジスティック関数のカルノー図には、( ) 正方形と

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隣接する選択肢: A:1 B:2 C:3 D:4 答え: [4] 4. 問題: 論理関数 F(A,B,C)=∑m(2,3,5,7) の場合,G (A,B,C)=∑m(0,2,5,6) の場合、F と G の AND の結果は ( ) となります。オプション: A:AB B:1 C:

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D:0 答え: [

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] 5. 質問: いつ

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のとき、同じ論理関数の 2 つの minterm

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()。オプション: A:

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C:1 D:0 答え: [0] 6. 質問: 示されているカルノー図では、簡略化された論理関数は ( ) です。

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オプション: A:AB+BC+AC B:

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子：

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答え：【

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】 7. 質問: カルノー図を使用して論理関数を単純化しますが、単純化の最終的な式は独特です。選択肢: A: 正解 B: 誤答: [誤] 8. 質問: n 個の変数の最小項には、すべての n 変数の積項が含まれている必要があります。積項では、各変数は元の形式で 1 回だけ出現できます。変数。選択肢: A: 正しい B: 間違った答え: [間違っています] 9. 質問: 最も単純な AND または式を定式化するための基準は次のとおりです: AND または式では、AND 項の数が最小であり、それぞれの変数の数がAND 項は最小です選択肢: A:正解 B:誤答: [正解] 10. 質問: 2 つの関数の真理値表が異なる場合、2 つの論理関数は等しくありません。選択肢: A: 正解 B: 誤答: [正解] 第 14 講加算器加算器 - 単元テスト 1. 問題: 組み合わせ論理回路の入力 (A、B、C) 出力波形 (X、Y) は次のとおりです。以下の図が示されている場合、その論理関数は ( ) です。

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答え：【残り3コード】【宿題】第12講デコーダデコーダ単元宿題 1. 問題： 3線～8線デコーダ74LS138とゲート回路で構成される組み合わせ回路は下図のとおりです。このうち、入力信号は、

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は住所行です。デコーダの各出力で実現されるアドレスを書き込んでみてください。

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審査ルール：【

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正しい出力アドレスごとに 10 点、残り

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正しい出力アドレスの場合は 5 ポイント。

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] [課題] 第 14 講加算器加算器 - ユニットの課題 1. 質問: 742LS83 を使用して、制御可能な剰余 3 コードから 8421BCD コードへ、および 8421BCD コードから剰余 3 コードへの変換回路を設計および実装してください。Ｘ＝０の場合、８４２１ＢＣＤ符号から剰余３符号までが実現され、Ｘ＝１の場合、剰余３符号から８４２１ＢＣＤ符号が実現される。スコアリングルール: [ +1)、補数演算。