1. Implementación del moderno mecanismo de interrupción de temporización (HUST)
(1) Diseño del decodificador de instrucciones MIPS
(2) Lógica de búsqueda de entradas de microprogramas que admite interrupciones
(3) Lógica de prueba de juicio de condición de microprograma que admite interrupciones
(4) Diseño de controlador microprogramado que admita interrupciones.
(5) Diseño de CPU de microprograma de bus único que admite interrupciones
(6) Diseño moderno de máquina de estado de controlador secuencial cableado que admite interrupciones
(7) Diseño moderno de controlador secuencial cableado que admite interrupciones
2. Diseño del operador (HUST)
1. Diseño de circuito de suma y resta controlable de 8 bits
2.Diseño de circuito de arrastre de cuatro bits CLA182
Diseño de sumador rápido de 3,4 bits
Diseño de sumador rápido de 4,16 bits
Diseño de sumador rápido de 5,32 bits
Diseño multiplicador de matriz sin signo de 6,5 bits
Multiplicador de matriz de complemento con signo de 7,6 bits
8. Diseño de canalización de multiplicación.
9. Diseño de multiplicador de un bit de código original
10. Diseño de multiplicador de complemento de un bit.
11.Diseño del operador MIPS
3. Experimento de representación de datos por computadora (HUST)
1. Experimente la conversión de caracteres chinos del código estándar nacional al código de área
2. Experimento de adquisición de código interno de caracteres chinos
3. Diseño de codificación de paridad uniforme
4. Diseño de circuito de decodificación de paridad uniforme
Diseño de circuito de codificación Hamming de 5,16 bits
Diseño de circuito de decodificación Hamming de 6,16 bits
7. Experimento de transmisión por tubería de codificación Hamming
Diseño de circuito de codificación y decodificación paralelo CRC de 8,16 bits
9. Experimento de transmisión por tubería de codificación CRC
4. Diseño del sistema de almacenamiento (HUST)
1. Experimento de expansión del chip de almacenamiento de la biblioteca de caracteres chinos
2.Diseño de archivo de registro MIPS
3.Diseño de RAM MIPS
4. Diseño de caché totalmente asociativo
5. Diseño de caché directamente asociado
Diseño de caché conectado por conjunto de 6,4 vías
Diseño de caché asociativo por conjuntos de 7,2 vías
5. Diseño de CPU de bus único (ciclo de instrucción de longitud fija, temporización de 3 niveles) (HUST)
1.Diseño de decodificador de instrucciones MIPS
2. Ciclo de instrucción de longitud fija---Diseño FSM del generador de temporización
3. Ciclo de instrucción de longitud fija---diseño de la función de salida del generador de sincronización
4. Unidad lógica combinacional del controlador cableado
5. Ciclo de instrucción de longitud fija---diseño de controlador cableado
6. Ciclo de instrucción de longitud fija: diseño de CPU de bus único
6.Diseño de CPU de canalización MIPS (HUST)
1. Diseño ideal de línea de montaje
2. Diseño de tubería de burbujas (versión 3624 de la rama del segmento EX)
3. Tubería de redirección (versión de rama del segmento EX 2298)
Enlace de descarga del código fuente: enlace 
http://generatelink.xam.ink/change/makeurl/changeurl/5849
Simplemente haz clic en el código para pasar de nivel.