Day6 FPGAの3つのモデリング手法の違いとVerilog文法の基礎

本書はFPGAの3つのモデリング手法とVerilog HDLの基本構文を収録しており、学習の進捗に応じて内容は継続的に更新されます。

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1. FPGAの3つのモデリング手法

A. データフローモデリング（割り当て）

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在数字电路中，信号经过组合逻辑时会类似于数据流动，即信号从输入流向输出，并不会在其中存储。当输入变化时，总会在一定时间以后体现在输出端同样，我们可以模拟数字电路的这一特性，对其进行建模，这种建模方式通常被称为数据流建模

 1.1. 連続代入ステートメント (assign) を使用して回路の論理関数を記述します。これは、組み合わせ論理回路のモデル化に特に便利です。

1.2. 継続的に駆動される、連続代入ステートメントは継続的に駆動されます。つまり、入力が変化する限り、ステートメントは再計算されます。　

1.3. assign ステートメントで代入できるのはネットワーク型変数のみです

1.4. assign ステートメントで割り当てられた変数はエミュレータにその値を保存しないため、変数はレジスタ (reg) 型ではなく Nets 型である必要があります。

1.5. net 型の変数は複数回駆動できます。つまり、同じ net< を複数の assign ステートメントで駆動できます。