以下の表に示すように、インターフェイス信号は 8Gbps 以上のレートで動作できます。レートが高いため、PCB レイアウト設計の要件はより厳しくなります。以前の記事の PCB レイアウトの内容に基づいて、この記事の PCB レイアウト設計の要件に従うことも必要です。
高速信号を配線する場合は、穴あけや層変更を極力少なくし、層変更の際は両面GNDのある層を選択してください。送信信号と受信信号を別の層に配線するようにしてください スペースが限られており、送信信号と受信信号を同じ層に配線する必要がある場合は、送信信号と受信信号間の配線距離を長くする必要があります。
上記の高速信号には、次の要件もあります。
01
BGA パッド領域のリファレンス層を掘る
インターフェイスの動作速度が 8Gbps 以上の場合、パッドの容量効果を低減するために、BGA 領域のこれらの信号の直下にある L2 層のリファレンス層を掘り出すこと、および中空サイズ R=10mil を推奨します。
たとえば、DP インターフェースが 5.4Gbps でのみ動作するなど、インターフェースの動作速度が 8Gbps 未満の場合は、次の図に示すように、BGA 領域のリファレンス層を掘る必要はありません。
02
グラスファイバー織りの影響を避ける
PCB基板はガラス繊維とエポキシ樹脂を充填して積層したものです。ガラス繊維の誘電率は約6、樹脂の誘電率は一般に3未満です。経路長と信号速度に関する問題は、主に樹脂内のガラス繊維強化織物によって引き起こされます。
より一般的なガラス繊維織りのガラス繊維束はしっかりと撚り合わされているため、束間の多数の隙間を樹脂で埋める必要があり、PCB の平均導体幅はガラス繊維間の距離よりも小さくなります。したがって、差動ペアの一方のワイヤにはグラスファイバーが多く樹脂が少なく、もう一方のワイヤーはその逆になります（グラスファイバーよりも樹脂が多くなります）。これにより、D+ と D- のトレースの特性インピーダンスが異なり、2 つのトレースの遅延も異なり、その結果、差動ペア内に遅延の差が生じ、アイ ダイアグラムの品質に影響を与えます。
インターフェースの信号速度が 8Gbps に達し、配線長が 1.5 インチを超える場合は、ガラス繊維の織り込み効果に注意して対処する必要があります。ガラス繊維の織り込み効果の影響を避けるために、次のいずれかの方法を使用することをお勧めします。
方法 1: 以下の図に示すように、配線角度を 10°~35° などに変更するか、PCB の製造および処理中に基板を 10° 回転させて、すべての配線がガラスファイバーと平行にならないようにします。
方法 2: 下図に示す配線を使用する場合、W はガラス繊維編組ピッチの 3 倍以上にする必要があります。推奨値は W=60mil、θ=10°、L=340mil です。
03
差動ビアの推奨事項
1. 高速信号の層変更はできる限り少なくし、層変更の際には信号穴の隣に GND ビアホールを追加する必要があります。差動信号のシグナルインテグリティに対するグランドビアの数の影響は異なります。グランド ビアなし、シングル グランド ビア、およびダブル グランド ビアにより、差動信号のシグナル インテグリティを順次向上させることができます。
2. 適切なビア サイズを選択します。一般的な密度の多層 PCB 設計の場合は、0.25mm/0.51mm/0.91mm (ドリル ホール/パッド/電源分離領域) ビアを使用することをお勧めします。一部の高密度 PCB では、0.20mm/0.46mm も使用できます。 mm/0.86mm ビアを使用するだけでなく、ブラインド埋め込みビア設計を試すこともできます。
3. ビアホールの中心距離の変化は、差動信号の信号完全性に異なる影響を与えます。差動信号の場合、ビアの中心間距離が大きすぎたり小さすぎたりすると、信号の完全性に悪影響が生じます。
4. インターフェイスの動作速度が 8Gbps 以上の場合、これらのインターフェイスの差動ペアのビア サイズをシミュレーションし、実際のスタックに応じて最適化することをお勧めします。
EVB 1 次 HDI スタックに基づくビアの参考寸法は以下のとおりです。
R_Drill=0.1mm (穴あけ半径)
R_Pad=0.2mm (パッド半径経由)
D1: 差動ビアの中心間の間隔
D2：表層から下層までのアンチパッドサイズ
D3: 信号ビアホールとリターングランドビアホール間の中心距離
04
カップリング コンデンサの最適化に関する推奨事項
1. 設計ガイドラインの要件に従ってカップリング コンデンサを配置します。設計ガイドがない場合、信号が IC から IC への場合は結合コンデンサを受信端の近くに配置する必要があり、信号が IC からコネクタへの場合は結合コンデンサはコネクタの近くに配置する必要があります。
2. インピーダンスの不連続性を減らすために、可能な限り最小のパッケージ サイズを選択します。
3. インターフェイスの信号動作速度が 8Gbps 以上の場合、これらのインターフェイスの差動 DC 容量は次のように最適化することをお勧めします。
1) インターフェイスに応じて、1 つまたは 2 つのグランド プレーンをくり抜くことを選択します。コンデンサ パッドの直下の L2 グランド リファレンス層をくり抜く場合は、リファレンス用に別の層を使用する必要があります。接地基準層。
2) L2 および L3 接地基準層が空洞になっている場合は、L4 層を接地基準層にする必要があります。中空のサイズは実際のスタックに応じてシミュレーションによって決定する必要がありますが、EVB 1 次 HDI スタックに基づいた参考サイズを以下に示します。
【注】D1: 差動結合コンデンサ間の中心距離、L: 中空の長さ、H: 中空の幅。
4. 以下の図に示すように、カップリング コンデンサの周囲に 4 つのグランド ビアをドリルで開け、L2 ～ L4 層のグランド基準層に接続します。
05
ESD 最適化に関する推奨事項
1. ESD 保護デバイスの寄生容量は、劣化することなく高速信号伝送を可能にするために十分に低くなければなりません。
2. ESD は、保護される IC の前、ただしコネクタ/接点 PCB 側のできるだけ近く、信号線と直列の抵抗の前、フィルタリングまたはヒューズを含むデバイスの調整の前に配置する必要があります。
3. インターフェイスの信号動作速度が 8Gbps 以上の場合、これらのインターフェイスの差動ペア ESD デバイスは次の方法で最適化することをお勧めします。ESD パッドの直下の L2 および L3 グランド基準層をくり抜き、L4 層を層間基準層として使用します。これはグランド プレーンである必要があります。中空のサイズは、ESD モデルと組み合わせて実際の積層に基づくシミュレーションを通じて決定する必要があります。
EVB ベースの一次 HDI スタックに基づく ESD モデル ESD73034D の参考寸法は以下のとおりです。
4. 同時に、下の図に示すように、各 ESD の周囲に 4 つのグランド ビア ホールをあけて、L2 ～ L4 層のグランド基準層を接続します。
06
リンカーの最適化に関する推奨事項
1. コネクタ内の配線は中心から配線してください。高速信号のコネクタの一端で GND に隣接する PIN がない場合は、設計時にその隣に GND 穴を追加する必要があります。
2. インターフェースの信号動作速度が 8Gbps 以上の場合、これらのインターフェースのコネクタは、対応する標準要件 (HDMI2.1/DP1.4/PCI-E3.0 プロトコル規格など) を満たす必要があります。Molex、Amphenol、HRS などのメーカーのコネクタが推奨されます。
3. インターフェイスに応じて 1 つまたは 2 つのグランド プレーンをくり抜くように選択します。コネクタ パッドの直下の L2 グランド リファレンス層をくり抜く場合は、リファレンス用に別の層を使用する必要があります。つまり、L3 層を使用する必要があります。グランド基準層として; L2 と L3 のグランド基準層をくり抜いた場合、L4 層は中間層の基準層としてグランド プレーンである必要があります。中空のサイズはコネクタモデルと組み合わせて、実際のスタックに基づくシミュレーションを通じて決定する必要があります。
4. コネクタの各グランド パッドに 2 つのグランド スルー ホールをドリルで開けることをお勧めします。グランド ホールはできるだけパッドの近くに配置する必要があります。
EVB 1 次 HDI スタックに基づく空洞化の参考寸法を以下に示します。
コネクタ推奨配線方法：
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