Enregistrements de syntaxe commune Verilog

1. cas

1. Lorsque les conditions de déclenchement sont différentes

Le code est le suivant (exemple) :

case(state)
        IDEL : if(ack = 1) A <= 1'b1; else A <= 1'b0; 
        START_1 : if(ack = 2) A <= 1'b1; else A <= 1'b0;
        default : A <= 1'b0;
endcase

2. Lorsque les conditions de déclenchement sont les mêmes

Le code est le suivant (exemple) :

case(state)
        IDEL,ACK1,ACK2,ACK3 : if(ack = 1) A <= 1'b1; else A <= 1'b0; 
        START_1 ,START2,WR_DATA: if(ack = 2) A <= 1'b1; else A <= 1'b0;
        default : A <= 1'b0;
endcase

Les conditions de déclenchement ici sont également séparées par des virgules.

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