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この記事で転載したブログの他に、PCIE バランスについて説明した記事があります
PCIe5.0 バランス入門 (完全版)_pcie バランス_wqh_ハードウェア初心者ブログ-CSDN ブログ
この記事は、 Alibaba Cloud 開発者コミュニティのMangoPapaの作業から転載されています。MangoPapaブログは、主に PCIE と UCIe に関する一連の記事です。このブログのアドレスは、私の別のブログで推奨されている記事にブックマークされています
1. PCIeイコライゼーション技術の紹介（概要）
1.1 信号等化の概念と意義
信号は送信側から送信され、チャネルを介して送信され、受信側に到達します。送信プロセス中に信号は歪み、受信側での信号の正確な判断に影響を与えます。受信側での受信信号の品質に影響を与える要因は、伝送速度、電磁干渉、チャネル品質など、数多くあります。信号の歪みが深刻であればあるほど、BER が高くなり、通信パフォーマンスに影響を与えます。
受信側で判断しやすい高品質の信号を得るために、送信側、伝送リンク中、または受信側で信号が判断される前に、信号を調整して改善することができます。通信パフォーマンスに対する信号歪みの影響を軽減します。この信号の調整は、信号補償またはイコライゼーションと呼ばれます。
図1は受信機が受信した信号を等化なしと等化ありで受信した信号の比較図であり、等化を使用した後は信号品質が大幅に向上し、受信機が正しい判断をしやすくなっていることがわかります。
▲ 図 1: 受信側で信号を受信するイコライゼーションなしとイコライゼーションありの比較
1.2 信号補償技術
伝送速度が高くなると、信号伝送時の表皮効果と誘電損失が大きくなります。送信された信号を受信側で正しく復元するには、信号を補償する必要があります。
3 つの PCIe 信号補償テクノロジー: 送信側でのプリエンファシス、受信側でのディエンファシスおよびイコライゼーション。プリエンファシスとディエンファシスは送信側イコライゼーションとも呼ばれます。各技術の基本原理を図 2 に示します。
▲ 図 2: プリエンファシス、ディエンファシス、受信機イコライゼーションの原理
パッシブ伝送ラインはローパスフィルターのようなもので、PCIe高速シリアル信号がチャネルを介して送信側から受信側に伝送された後、その高周波成分が低周波成分よりも大きく減衰し、高周波成分は主に信号の立ち上がりエッジと立ち下がりエッジに集中します。この高周波の減衰を補償するために、信号を送信する際、信号ジャンプエッジの信号振幅を意図的に強調し、高周波成分を増加させます、つまり、信号のプリエンファシスを行います。 -エンファシス方式では、ディエンファシスはジャンプエッジを低減するもので、信号振幅の外側で低周波成分を減衰させることでも目的を達成できます。
受信側のイコライザーは波形の歪みを補償するハイパスフィルターに相当します。
1.3 バランス係数のネゴシエーション
2.5 GT/s および 5 GT/s では、固定パラメータによるディエンファシス等化は送信側でのみ実行され、等化パラメータのネゴシエーションは必要ありません。伝送速度が 8 GT/s 以上に上昇すると、トランシーバー側のイコライゼーションはより複雑になり、最良の伝送パフォーマンスを得るにはトランシーバー側でイコライゼーション係数をネゴシエートする必要があります。トランシーバー側は、リンク トレーニングの Recovery.Equalization 状態でイコライゼーション係数をネゴシエートします。EQ プロセス全体には、4 フェーズと呼ばれる 4 つのプロセスが含まれます。レートが 8 GT/s 以上の場合、EQ Phase 情報は TS1 の EC フィールド (シンボル 6、ビット 0~1) に格納されます。
1.3.1 フェーズ 0
フェーズ 0 は、次の EQ レートがネゴシエートされるとき、次のレートに入る前に発生します。フェーズ 0 では、USP はプリセットと係数を DSP に返します。DSP にはフェーズ 0 がありません。
1.3.2 フェーズ 1
PCIe の両側は、フェーズ 1 で TS1 を相互に送信することにより、LF (低周波数、シンボル 7)、FS (フル スイング、シンボル 8)、およびポストカーソル (シンボル 9) を交換し、イコライザーの大まかな調整を実行して、 BER≤10-4 BER パフォーマンス。
DSP は、EC=10b の TS1 を USP に送信して、フェーズ 2 へのジャンプを開始します。
1.3.3 フェーズ 2
フェーズ 2 では、USP がマスターとして DSP の送信係数を調整します。これはプリセット調整と係数調整に分けられます。USP は、DSP の Tx 設定と各レーンの独自の (USP) Rx 設定を個別に調整して、USP が要件を満たすビット ストリームを受信できるようにします (たとえば、ビット エラー レートが BER≤10-12 であるなど)。各有効レーンで取得されます）。
DSP は送信係数とプリセット値を推奨しており、フェーズ 1 ではプリセットのみが使用され、フェーズ 2 ではプリセットと送信係数が使用されます。USP が TS1 を受信した後、別の係数セットまたはプリセット設定を要求し、最適な設定が得られるまでさらなる評価を行うことができます。
フェーズ 2 が完了すると、USP は EC=11b の TS1 を DSP に送信してフェーズ 3 に入ります。
1.3.4 フェーズ 3
フェーズ 3 では、DSP がマスターとして機能し、USP の Tx 係数を調整します。DSP は、各レーンで USP Tx 設定と独自の (DSP) Rx 設定を個別に調整します。調整方法はフェーズ 2 と同様です。DSP は EC=00b の TS1 を送信して、フェーズ 3 と EQ の終了をマークします。
上記 4 つの Phase のうち、Phase0/1 は粗調整に Preset を使用し、Phase2/3 は微調整に使用します。粗調整段階で信号品質要件が満たされている場合、微調整は実行できない場合があります。
特別に設定されていない限り、EQ は 8 GT/s を超えるレート、少なくとも最高レートで実行する必要があり、中間レートでは EQ をスキップできます。もちろん、シミュレーション中に bypass_eq を設定したり、bypass_eq_to_highest_rate を設定して最高レートでのみ EQ を実行することもできます。たとえば、最高のサポートは 32 GT/s で、8 GT/s と 16 GT/s では EQ をスキップできます。32GT/s から速度を下げる場合は、リンクを再トレーニングして EQ を行う必要があります。
注: フェーズ 2 とフェーズ 3 では、マスターとしての DSP/USP は誰の Tx を調整しますか? 一部の記事の解釈はこの記事に反するため、読者の皆様は公式の PCIe 仕様を確認して、誰が正しく、誰が間違っているかを判断してください。
2. PCIe 等化技術の概要 (電気物理学)
3. PCIe等化技術の紹介（論理物理）
参考
- PCI Express Base Spec 5.0、第 4.2.3 章、第 4.2.6.4.2 章、第 8.3.3 章、…
- PCIe Express テクノロジー、Mindshare Inc、第 13 章
- SNPS PHY データブック、5.11 章
- チップ内の演算 - イコライザー EQ と高速外部バスへのその応用
- PCIEイコライゼーション研究メモ
- PCIE 3.0で使用される動的イコライゼーションの概念
- 理論|PCIe Gen3/Gen4 受信側のリンク等化テストをどのように実現するか?
- 実践 | PCIe Gen3/Gen4 レシーバーリンクイコライゼーションテストを実装するには?)
- PCIe 電気 PHY(2)-SerDes の等化テクノロジー