2021年4月21日、チップ業界のトップカンファレンスであるHot Chipsカンファレンスで、Cerebras SystemsはウェーハスケールのエンジンチップであるWafer Scale Engine 2を発表した。
このチップはTSMCの7ナノメートルプロセスを使用し、85万個のAIコア、2.6兆個のトランジスタを含み、面積は46,225平方ミリメートルで、これは断然最大のトランジスタ数であるフル12インチウェハをベースとしています。 .チップ。
この「ビッグマック」を除いて、市場にあるスマートフォンやパソコンに使われている主流のチップには、何百億ものトランジスタが使われています。では、天文学的な数のトランジスタはどのように設計されているのでしょうか?
「トランジスタは何百億もあるのに、手で描けないの？」 業界人以外でも同様の混乱を抱く人は多いと思います。
実際、集積回路開発の初期には、内部のトランジスタはすべて手作業で設計されており、当時はチップの規模が小さく、トランジスタ数は数十、数百に過ぎませんでした。しかし、チップの発展と進化に伴い、その論理機能はますます複雑かつ包括的になり、トランジスタの数も飛躍的に増加しており、現時点ではフリーハンドで回路を描くことは明らかに非現実的です。その後、コンピュータ支援設計がチップの分野に適用され始めました。数百億個のチップの設計に直接貢献するという点で、不可欠な秘密兵器が 3 つあります。
秘密兵器の1つ - プログラミング言語を使用してチップを設計するというアイデア
このアイデアは、Cavo Mead と Lynn Conway による書籍「 Introduction to VLSI Systems 」から来ており、その導入はチップ設計の歴史において非常に重要なマイルストーンです。
データコンパレーターを設計したいとします。入力値 a と b が等しい場合、等しいの戻り値は 1 ですが、a と b が等しくない場合、戻り値は 0 になります。Verilog 言語を使用すると、1 行のコードを実装できます。
等しいを代入 = （a==b）? 1:0;
ただし、フリーハンドでトランジスタ回路を描く場合、上記のデータ コンパレータの機能を解析することで、論理機能が NOR ゲートと一致していることがわかります。そのため、XOR ゲートとそれに続くインバータを使用して、次の機能を実現できます。データコンパレータ。XOR ゲートの構築には少なくとも 6 個のトランジスタが必要で、インバータには 2 個のトランジスタが必要です。そのため、1 行のコードで 8 個のトランジスタの設計を完了しました。これにより、チップを設計するエンジニアの効率が大幅に向上しました。
これはデジタルチップ設計の最も単純な例であり、実際の作業では、設計回路の構造や論理機能を比較的抽象的なレベルで記述し、複雑な論理機能を簡潔明瞭なソースコードで記述し、モジュール化設計や階層設計をサポートします。 。多くの場合、数十行のコードで設計された回路には数万個のトランジスタが含まれることがあります。したがって、プログラミングを通じて数百億個のトランジスタを備えたチップを設計することが可能です。
第二の秘密兵器 - EDA
RTL 設計が完了したら、論理合成ツールを使用して RTL をゲート レベルのネットリスト、つまり AND、OR、NOT などの論理ゲートとそれらの間の接続関係に変換できます。
RTL をゲートレベルのネットリストに変換するプロセスには、変換、最適化、マッピングという 3 つの主なステップがあります。自動化された組立ラインのように、原材料を投入すれば完成品が得られます。
これらすべての複雑なタスクは EDA に引き継がれるため、設計時間が大幅に短縮され、チップの市場投入速度が向上します。
3 番目の秘密兵器 - 既存の成熟した設計モジュールを繰り返し呼び出す
チップ内では、算術論理ユニットなど、多数のユニットまたはモジュールが複数回使用されますが、一度設計するだけで、繰り返し呼び出すことができます。
これは、建築家が住宅の建物を設計するときに、いくつかの標準タイプのユニットを設計するだけでよく、各タイプのユニットを独自に設計する必要がないのと似ています。
あるいは、より高いレベルの観点から見ると、現在の CPU はすべて 8 コア、16 コアなどであり、これらのコアの設計はほぼ同じです。
チップ設計エンジニアはハードウェア エンジニアとみなされますが、プログラミングはチップ設計エンジニアの必須スキルの 1 つであり、チップ設計に無限の可能性を与えるのはプログラミング的思考です。
この記事は、書籍「The Amazing Chip」からの抜粋です。詳細については、この書籍を読んでください。
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