FPGA タイミング制約 -- 上級 (マスタークロック制約)

FPGA 設計では、タイミング制約の設定は回路のパフォーマンスと信頼性にとって重要です。前回の記事では、FPGA タイミング制約の基本について詳しく紹介しました。

この記事では、メインクロック制約の設定に焦点を当て、詳細な制約コマンドを示し、Vivado でメインクロック制約を記述する方法を紹介します。

1. マスタークロックの制約

マスタークロックはFPGA回路の最も基本的なクロックであり、その安定性と精度は回路の安定動作に重要な役割を果たします。タイミング制約では、回路のタイミング制約が確実に達成されるように、メインクロックのクロック制約を正確に定義する必要があります。

Vivado では、create_ Clock コマンドを使用してメインクロックのクロック制約を定義できます。構文は次のとおりです。

create_clock -name <クロック名> -period <clk_period> [ -waveform {<rise_time> <fall_time>} ] [get_ports <input_port>]

パラメータ	意味
-名前	時計の名前に使われる
-期間	クロックサイクルを定義するために使用されます
-波形	波形パラメータはデューティサイクルとして理解でき、1 サイクル内で、rise_time は最初の立ち上がりエッジの瞬間を示し、fall_time は最初の立ち下がりエッジの瞬間を示します。設定されていない場合、デフォルトは 50% のデューティサイクルであることを意味します。
get_ports	プロジェクト内のモジュールクロック信号名を指定します

ここで、create_ Clock を使用して作成されたクロックはプライマリクロックである必要があることに注意してください。

通常、FPGA にはマスタークロックのソースが 2 つあります。

ピンを介して入力される外部クロックソース (水晶発振器) によって提供されます。
高速トランシーバー (GT) を備えた FPGA チップモデルの場合、GT クロック RXOUTCLK または TXOUTCLK があります。

ザイリンクス 7 シリーズ FPGA の場合は、両方の GT クロックに制約を追加する必要がありますが、UltraScale 以降のシリーズ FPGA の場合は、GT 入力クロックを制約するだけで済みます。

1. 外部入力シングルエンドマスタークロック信号

clk ピンからの外部クロック入力を設定し、クロック周期を 12ns、デューティサイクルを 50%、位相シフトを 0 にすると、メインクロックの制約は次のようになります。

create_lock -period 12 [get_ports clk]

90 の位相シフトがある場合、マスタークロックの制約は次のようになります。

create_ Clock -period 12 -waveform {3 9} [get_ports clk]

2. 外部入力差動クロック信号

PGA 差動クロックとは、クロックピンの P 端子と N 端子を介して入力されるクロック信号を指します。通常、高周波数または高精度が要求される場合に使用され、その機能はコモンモードノイズを除去し、それによってシステムパフォーマンスを向上させることです。

差動クロックのＰ端子のみを拘束すればよく、Ｐ端子とＮ端子を同時に拘束することはできず、Ｎ端子はソフトウェアにより自動認識される。

たとえば、差動クロック sys_clk_p と sys_clk_n、クロックサイクルが 6.667ns の場合、制約は次のようになります。

create_ Clock -name sys_clk -period 6.667 [get_ports sys_clk_p]

3. 高速トランシーバー GT クロック信号

FPGA 高速トランシーバ GT クロック信号とは、FPGA 内で信号の送受信に高速トランシーバ GT (Gigabit Transceiver) を使用する場合、同期伝送にはそのレートに合わせたクロック信号を使用する必要があることを意味します。これにより、安定した信号伝送が保証され、データ伝送で発生する可能性のあるビットエラーを回避できます。

たとえば、クロックソースは高速トランシーバー gt0 によって提供され、タイミング制約は次のとおりです。

create_ Clock -name rx0_outclk -period 3.333 [get_pins gt0/RXOUTCLK]
create_ Clock -name tx0_outclk -period 3.333 [get_pins gt0/TXOUTCLK]