アルテラのVerilogエラー（12007）：最上位の設計エンティティが未定義です

アルテラのVerilogエラー（12007）：最上位の設計エンティティ「test1」が未定義です

このエラーの理由は、プロジェクト名がtest1と呼ばれているが、verilog（myverilog.v）でtest1という名前のモジュールが見つからないためです。トップレベルモジュールの名前は、プロジェクト名と一致している必要があります。

myverilog.vの内容を次のように変更すればOKです。

module test1( // 注意这里名称要用test1
    BKPT, nRESET, nPSEN, CLKOUT
    ....
); 
	
input [7:0]PB;
。。。。
endmodule