Propósito:
Use o método de entrada esquemática Quartus II para projetar um circuito de combinação simples e domine o fluxo detalhado de design de circuito eletrônico usando o software EDA para entrada esquemática por meio do design de um somador completo de 8 bits.
Princípio experimental:
Um somador completo de 8 bits pode ser composto de dois somadores completos de 4 bits , e o transporte entre os somadores pode ser realizado de uma maneira serial , ou seja, o carry de saída cout do somador baixo e o sinal de entrada de transporte inferior cin de o alto somador adjacente Meet.
O processo EDA de um somador de 8 bits:
1. Nova construção
(1) Clique para abrir Quartus II 13.1
(2) Abra o novo assistente de projeto
(3) Clique em SEGUINTE
(4) Escolha um caminho e nome de projeto adequados; nenhum chinês pode ser usado e o nome deve começar com uma letra em inglês.
(5) Clique em SEGUINTE.
(6) Selecione o dispositivo conforme mostrado na figura abaixo. Preste atenção especial ao conteúdo da caixa. Se o dispositivo for selecionado incorretamente, os experimentos subsequentes não podem ser realizados. O sistema de desenvolvimento do laboratório, o tipo de chip alvo é CycloneV; o modelo é 5CSEMA5F31C6. [Escolas diferentes podem usar chips diferentes, escolha de acordo com os chips de laboratório]
(7) Configurações da ferramenta EDA, selecione Nenhum para cada Simulação de experimento. Experimentos posteriores escolheram ModelSim-Altera, Verilog HDL
(8) Verifique novamente na página de resumo gerada para ver se o dispositivo foi selecionado corretamente. Se estiver correto, clique em terminar.
2. Arquivos de design de entrada
(1) Crie um novo arquivo de desenho no projeto e selecione Diagrama de Bloco / Arquivo Esquemático para o primeiro experimento. Em seguida, escolha o arquivo Verilog HDL para o experimento. Ao fazer a simulação, selecione University Program VWF.
(2) Adicione o conteúdo do projeto ao arquivo recém-criado, o primeiro experimento é adicionar o dispositivo de adição 74283
(3) Depois de colocar o dispositivo correspondente, você precisa adicionar pinos de entrada e saída.
Ou escolha adicionar pino de entrada ou saída abaixo
(4) Depois de colocar o dispositivo e os pinos, conclua a fiação e salve o arquivo de projeto.
3. Compile o arquivo de design
Execute o comando "Processamento" à "Iniciar Compilação" na janela principal do QuartusⅡ, ou clique no botão de comando "Iniciar Compilação" diretamente na janela principal para começar a compilar o arquivo adder8.bdf. O processo de compilação da ferramenta de compilação pode ser visto na janela Status, conforme mostrado na figura. O processo de compilação inclui quatro links: análise e síntese, adaptação, programação e análise de tempo.
(1) Análise e Síntese
No processo de compilação, primeiro analise e verifique os arquivos de design, como verificar se as linhas de sinal do diagrama esquemático foram perdidas, se o sinal tem fontes duplas e se há erros gramaticais no arquivo de entrada de texto, etc. Se houver um erro no arquivo de design, relate a mensagem de erro e marque o local do erro para que o designer o modifique. Se não houver erros no projeto, a síntese é realizada para completar o mapeamento técnico da lógica do projeto para os recursos do dispositivo por meio da síntese.
Nota: Geralmente, se ocorrerem erros, eles serão marcados em fonte vermelha na página "Processamento" e o tipo e localização do erro geralmente serão indicados. Quando modificamos o erro, só precisamos modificar o primeiro erro. Após a modificação ser concluída, precisamos salvar e compilar novamente; se ainda houver erros, corrija-os de acordo com o método de modificação acima.
(2) Adaptação (Ajustador)
A adaptação é o segundo estágio da compilação e só pode ser realizada depois que a análise e a síntese forem concluídas com sucesso. No processo de adaptação, conclua o layout e o roteamento da lógica do projeto no dispositivo, selecione os caminhos de interconexão interna, atribuições de pinos e atribuições de componentes lógicos apropriados.
(3) Programação (Assember)
Após completar a adaptação com sucesso, você pode entrar no link de programação. Durante o processo de programação, várias formas de arquivos de imagem de programação de dispositivo são geradas, como um arquivo de programação que pode baixar a lógica de design para o chip de destino por meio de um cabo Masterblaster ou Byteblaster. Para CPLD, é para gerar um arquivo fusível, ou seja, um arquivo JEDEC (um formato padrão desenvolvido pela Electronic Device Engineering Association, referido como arquivo JED) ; para um FPGA, é produzir um arquivo de dados de fluxo de bits BG (geração de fluxo de bits).
(4) Analisador de tempo
Após completar a adaptação com sucesso, a compilação do projeto também deve entrar no link de análise de tempo. Na análise de tempo, calcule o atraso no design e dispositivo fornecidos, conclua a análise de tempo da análise de design e a análise de desempenho de todas as lógicas.
Após a conclusão da compilação, o software exibe automaticamente a caixa de relatório de resumo do resultado da compilação, conforme mostrado na Figura 12, relatando as informações relevantes da compilação do arquivo de projeto, como o nome do modelo do chip de destino baixado, o número de elementos lógicos. (Elementos lógicos) ocupados no chip de destino, O número de pinos ocupados pelo chip, etc.
4. Arquivo de design de simulação
Em seguida, deve-se testar a exatidão do projeto de design, ou seja, simulação lógica, as etapas específicas são as seguintes:
(1) Crie um arquivo wave
Execute o comando "NOVO" no menu "ARQUIVO" da janela principal do QUARTUS II e selecione "Programa Universitário VWF" na caixa de diálogo "Arquivos de Verificação / Depuração" para entrar no modo de edição da forma de onda do QUARTUS II e a nova forma de onda A interface da janela de edição de arquivos aparecerá, conforme mostrado na Figura 13. Mostrado.
2) Nó de sinal de entrada
No modo de edição de forma de onda, execute o comando "Inserir nó ou barramento ..." no menu "Editar" ou clique com o botão direito do mouse na coluna "Nome" da janela de edição do arquivo de forma de onda e selecione "Inserir nó ou barramento" a partir do menu de atalho pop-up… ”comando, a caixa de diálogo Insert Node Or Bus… aparecerá, como mostrado na Figura 14.
Na janela de diálogo "Insert Node Or Bus ...", primeiro clique no botão "Node Finder ..." para abrir a caixa de diálogo Node Finder, conforme mostrado na Figura 14. Na coluna "Filtro" da caixa de diálogo "Localizador de nós", selecione o item "Pinos: Todos" e, em seguida, clique no botão "Listar", e a caixa "Nós encontrados:" no lado esquerdo da janela irá listar o Projete todos os nós de sinal do projeto. Se você precisar observar as formas de onda de todos os sinais na simulação, clique no botão ">>" no meio da janela; se você só precisa observar as formas de onda de parte dos sinais na simulação, primeiro use o botão esquerdo do mouse para selecionar o nome do sinal em preto e, em seguida, clique na janela Com o botão ">" no meio, o sinal selecionado entrará na caixa "Nós selecionados:" no lado direito da janela. Se você precisar excluir o sinal de nó na caixa "Nós selecionados:", você também pode usar o mouse para selecioná-lo e clicar no botão "<" no meio da janela. Após selecionar o sinal do nó, clique no botão "OK".
(3) Defina os parâmetros da forma de onda. Todos os sinais de nó do somador completo de 8 bits foram carregados na janela de edição da forma de onda mostrada na Figura 14. Antes de definir os níveis de teste necessários para os sinais de entrada aeb do somador completo de 8 bits na janela de edição, primeiro definir parâmetros de simulação relevantes. Conforme mostrado na Figura 16, defina a largura do tempo de simulação. O domínio de tempo de simulação padrão do Quartus II é 1 ms. Se você precisar observar os resultados da simulação por um período mais longo, pode executar a opção "Definir hora de término ..." no menu de comando "Editar" e definir a opção "Fim Time "no pop-up, conforme mostrado na Figura 16. Na caixa de diálogo de domínio de tempo de simulação, insira o domínio de tempo de simulação apropriado (como 20mS) e clique no botão" OK "para concluir a configuração.
(4) Editar sinal de entrada
As funções principais dos vários botões de seleção de função no lado esquerdo da janela de edição da simulação são mostradas na Figura 17, e o diagrama esquemático de edição do nível de teste ou dados para o sinal de entrada é mostrado na Figura 18.
Da esquerda para a direita estão: [Ferramenta de seleção], [Ferramenta de ampliação], [Desconhecido forte], [Nível 0], [Nível 1], [Resistência alta], [0 fraco], [1 Fraco], [Reverso], [Valor de contagem], [Relógio], [Qualquer valor], [Valor aleatório], [Simulação].
(5) Salve o arquivo wave. Selecione o item "ARQUIVO" e sua opção "SALVAR COMO" e pressione o botão "OK". O nome do arquivo de forma de onda na janela de salvamento (Figura 19) é o padrão (aqui é adder8.VWF), então apenas salve-o diretamente.
Nota: O nome do arquivo wave é igual ao nome do arquivo esquemático, mas o sufixo é diferente, lembre-se!
(6) Simulação funcional e simulação de tempo
Execute o comando "Run Functional Simulation" ou "Run Timing Simulation" em "Simulation" para simular o circuito do projeto. A forma de onda da simulação é mostrada na Figura 20.
Na forma de onda de simulação mostrada na Figura 20, a implementação do somador total de 8 bits8. Pode ser visto na figura que quando os dados nos terminais de entrada de A, B e cin são 16, 50 e 1, a saída SUM é 67 e o carry OUT2 é 0; quando os dados nos terminais de entrada de A, B e cin são 22, 245 e 1, respectivamente. A saída SUM é 12 e o carry OUT2 é 1. [O carry é 1 representa 256, pense em por quê? 】; Prove que o design está correto. ;;; Obviamente, 22 + 245 + 1 = 268-256 = 12 + 1 (1 é carry)
5. Programação para baixar arquivos de design
O download de programação refere-se ao processo de colocar o arquivo de dados de programação gerado no processo de design em um dispositivo lógico programável específico por meio do software EDA. Para dispositivos CPLD, é necessário fazer o download do arquivo JED (DOWN LOAD) para o dispositivo CPLD.Para FPGA, é para configurar o arquivo BG de dados de fluxo de bits para o FPGA.
O seguinte descreve o processo de download de programação da série KX-CDS5S.
Para a estrutura e função da série KX-CDS5S, consulte "Aulas de experiência técnica EDA". Aqui, usamos apenas um exemplo de design de somador completo de 8 bits para apresentar seu processo de programação e download. O processo de operação de download de programação inclui quatro partes: configuração do modo experimental, bloqueio de pinos, download de programação e verificação de hardware.
(1) Defina o modo experimental
Se o dispositivo alvo for Cyclone V, é recomendado escolher o modo de circuito experimental 1. As teclas 1, 2 e as teclas 3, 4 são responsáveis por inserir dois adendos A e B respectivamente; e podem ser exibidos nos tubos digitais 1, 2 e 3 , 4; A soma dos adendos é exibida nos tubos digitais 5 e 6; o tubo luminoso D1 exibe a saída de transporte.
(2) Bloqueio de pino
Execute o comando "Atribuições" "Planejador de Pinos" do QUARTUSⅡ, e a caixa de diálogo Editar Atribuição (Planejador de Pinos) mostrada na Figura 21 aparecerá. Na parte superior da caixa de diálogo está a vista superior da disposição dos pinos do chip de destino; a coluna "Grupos" no lado esquerdo da caixa de diálogo lista as portas do grupo de entrada / saída do circuito projetado, como A [ 7..0], somador de 8 bits B [7..0], etc .; na parte inferior da caixa de diálogo está uma lista de todos os pinos (Lista de todos os pinos). Os nomes de todas as portas de entrada / saída do circuito projetado estão listados na coluna "Nome do nó" da lista, como A [7], A [6], etc .; a coluna "Localização" da lista é o sequência de pinos a ser bloqueada. Clique duas vezes na pequena caixa correspondente a uma determinada porta na coluna "Localização", e um menu suspenso com a sequência de pinos do chip de destino aparecerá (veja a parte central da figura 21). Selecione de acordo com a relação de conexão entre o somador completo de 8 bits e o pino do chip alvo O número do pino da porta (por exemplo, A [7] seleciona PIN_AJ20, A [6] seleciona PIN_AK21, etc.), ou insira o número do pino diretamente do teclado na pequena caixa (como AJ20, AK21, etc.) e pressione a tecla Enter para terminar, concluir O pino está bloqueado. Depois que a operação de edição de atribuição terminar, salve o arquivo de bloqueio de pino e compile novamente para completar o bloqueio de pino de todo o circuito do projeto.
(3) Download de programação
Execute os comandos "Ferramentas" e "Programador" na interface do software QUARTUS II ou clique diretamente no botão de comando "Programador" e uma janela para definir o modo de programação conforme mostrado na figura aparecerá.
Antes de baixar o arquivo de design, você precisa definir o modo de programação. Existem 4 modos de programação para escolher na coluna Modo: JTAG, Serial passivo, Serial ativo e In-Socket. Para configurar o FPGA diretamente, selecione JTAG em o modo de programação Modo da janela de programação. Clique na caixa de diálogo "Configuração de hardware". Clique no botão "Adicionar hardware" na caixa de diálogo e selecione o método de programação "DE-Soc [USB-1]" na caixa de diálogo Adicionar hardware pop-up.
Após concluir as operações acima, clique em Programar / Configurar e execute o comando "Processamento" à "Iniciar", ou clique no botão de programação "Iniciar" no lado esquerdo da janela do modo de programação de configuração para realizar o download da programação do circuito de projeto para o chip alvo. Quando o progresso mostra 100%, significa que a programação foi bem-sucedida.
(4) Circuito de design de verificação de hardware
Depois de selecionar o modo de circuito experimental "NO.1", pressione a tecla 1 (terminal de entrada A [3..0]), a tecla 2 (terminal de entrada A [7..4]) e a tecla 3 (B [3 .. 0] terminal de entrada) e tecla 4 (terminal de entrada B [7..4]), observe o tubo digital de 7 segmentos 5, 6 (terminal de saída SUM [7..0]) e o tubo emissor de luz D1, verifique o Somador de 8 bits A exatidão do design. [Definir diferentes modos, correspondendo a diferentes pinos, diferentes botões e tubos digitais]
Resumo do experimento