序文
この記事では、ルールのPCB設計は、方法は、ルールがレコードをセットに従います。
また、特にADのユーザーに、学ぶために初心者のための非友好的なアレグロ特別に起因するがために使用され、そして始めるのは初めてとの間に有意な差があるでしょう。我々が完了した後、だから私は一時的に、このような、そのようなショートカットキーなどの操作、上のいくつかのより基本的なものの大きな影響を書くために回し、記録動作を説明するために、PCB設計プロセスに従って終了します。すべての後、私はまた、初心者、最初に検出されたデザインには多くの困難ですが、また一から体系的にストロークを撫で。
ルールの設定
マネージャーと呼ばれる制約マネージャルールアレグロ（制約マネージャー）。以下のように開きます。
セットの幅
6ミルを提供以下の図における層の実質的にすべての信号幅の、最初のセット。
この設計のため、我々はインピーダンスマッチングルールが単独の差動ラインに設定されているのニーズを満たすために必要があるので、差動ラインを含んでいます。まず、図1に示すように、ここで右クリックし、新しいルールを作成する選択は、物理的なCSETを作成deafult。ので、ここで名前を簡単に理解するために、「DIFF100」に設定されているニーズの100オームの差動インピーダンスマッチング、。
ここで、インピーダンスが100オームであるように変更するので、4.5ミルの線幅、8milピッチ、。
これはOK、それへの差動ラインのルールではないでしょうか？
明らかではない、それを描くために自分自身を信じていません。アレグロは、いわゆる「有効制約」という概念を持っていたのでありません、後で対処します理由について。
セットビア
前ページに引き続き、右に移動し、あなたは穴のためのルールを設定し、この列のビアを見ることができます。
ダブルVIA、ポップアップウィンドウは、ビアは、ここで使用VIA8_F
あなたが右に移動さホールソーの右の種類を選択することができます選択したら、その後にOKをクリックします。
設定されたルール、一つだけのサイズに十分なビア、以下のように：
間隔の設定
以下に示すようにインターフェース間隔は、設定される最小間隔6ミルの最初のセットのすべて。
下に示すように、最高のピッチ銅及び他の大きなポイントは、従って、10ミルに設定します。
ルールを有効にします
ただ、私は実際には、差動ペアのルールは、それがどのようになるのを有効にする、有効になっていない、と述べました。
図に示すネットワークインタフェース入力するには初回：
ここでは、差動ペアを追加する前に見ることができるが、ここですべてでした。ネットクラスを作成する> -して右クリックし、[作成]を選択し、複数の選択肢はすべての差動ペアを選択するには、Shiftキーを使用してください。：下図のように
簡潔なの名前：
ようなクラスは、新しい（と同じクラスのAD）に相当し、その後、このクラスの属性フィールドに「DIFF_100」ルールに有効にします。
：要約すると、アレグロ制約が現在の状況は、およそすべてのイネーブル
、すべてのネットワークは、デフォルトでは基本的な制約されているので、それは、故意に行くと変更するためにあなたが必要なだけの基本的な制約のこの部分を満たすために必要1.必要はありません。
2.ネットワークのこの部分は、差動ペアとして独立したルールを、必要とするパワー・ネットワーク、そして、あなたは新しいルールを作成するための最初の必要性を、そのそれは手動でネットワーク側に対応する新しい規則と一致していることをとても有効。
