FPGA LED pour réaliser la conversion de niveau d'apprentissage -Verilog
Auteur: forgeron
02/08/2019 08:38:30
Exécutez le code suivant:
module test(clk,rst_n,led);
input clk ;
input rst_n ;
output reg led ;
always @ ( posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
led<=0;
end
else
begin
led<=~led;
end
end
endmodule
Le code de simulation est la suivante:
module test_tb();
reg clk;
reg rst_n;
wire led;
test i1 (
.clk(clk),
.led(led),
.rst_n(rst_n)
);
initial
begin
$display("Running testbench");
clk=0;
rst_n=0;
end
always #1000 rst_n=~rst_n;
always #10 clk=~clk;
endmodule
always #10 clk=~clk;
endmodule
simulation de synchronisation figure sont comme suit:
