ZYNQ 어레이 기반 와전류 검출 시스템의 하드웨어 설계(1)

어레이 와전류 감지 시스템의 전체 기능을 구현하려면 이에 맞는 다중 채널 신호 수집 하드웨어 시스템을 개발해야 합니다.

소프트웨어 프로그래밍은 시분할 자극과 시분할 수집을 실현합니다. 위의 요구 사항을 기반으로 이 장에서는 하드를 소개합니다.

소프트웨어 모듈 설계.

3.1 어레이 와전류 테스트 시스템의 전체 설계

어레이 와전류 감지 시스템은 DA 디지털-아날로그 변환 칩을 사용하여 여기 코일에서 정현파 여기를 수행하고 여기 신호를 사용해야 합니다.

부하 용량을 향상하려면 추가 전력 증폭기가 필요합니다. 유도 코일의 유도 신호는 AD 아날로그-디지털 변환 칩에 의해 수집됩니다 .

ZYNQ 의 PL 부분은 AD 아날로그-디지털 변환 칩 의 디지털 수량을 FIFO 에 저장 하고 디지털 위상 감지 감지를 작성합니다.

알고리즘은 유도된 전압 신호를 임피던스로 분해하여 유도된 신호의 실수부, 허수부 및 위상차를 얻습니다. 최후 통첩

LWIP를 통해 표시하기 위해 호스트 컴퓨터로 전송됩니다 .

3.2 어레이 와전류 테스트 시스템의 하드웨어 설계

3.2.1 ZYNQ 플랫폼

Zynq-7000 시리즈는 완전히 프로그래밍 가능한 Xilinx 가 설계한 FPGA+ARM 의 조합 입니다.

또한 설계 및 개발이 편리하고 제품 출시가 가속화되는 추세이기도 합니다 [51-53] .Zynq-7020 칩 에 FPGA가 통합되어 있습니다 .

및 ARM 리소스, FPGA 는 하드웨어 프로그래밍 가능 칩, ARM 은 소프트웨어가 포함된 RISC 기반 마이크로프로세서

높은 안정성과 유연성을 결합한 프로그래밍 가능성 [54-56] . ZYNQ 의 PS 와 PL 간의 전송은 AXI를 사용합니다 .

버스, 둘 사이의 데이터 전송은 핑퐁 버퍼를 통해 수행되며,

ZYNQ 의 PS 에는 프로세서와 DDR이 포함되어 있습니다.

컨트롤러, PL 부분에는 Xilinx Artix 프로세서가 포함되어 있으며 PS 와 PL 의 통합으로 ZYNQ는 두 가지 모두를 극도로 갖게 되었습니다.

강력한 확장성은 개발의 어려움을 줄이고 데이터 전송의 안정성을 향상시킵니다 [57-61] .

3.2.2 DAC 변환 회로

ROM 조회 테이블 의 디지털 수량을 아날로그 수량으로 변환 하려면 AD9767을 선택합니다 . AD9767 은 듀얼 채널, 높은

최대 디지털-아날로그 변환 속도가 125MSPS 인 고속 14 비트 CMOS DAC 입니다 . AVDD 핀은 아날로그 전압 입력이며,

입력 전압 범위는 최대 6.5V 에 달할 수 있으며 AVDD 핀 전압의 최대값은 아날로그 전압 범위를 제한합니다.

DVDD 핀은 디지털 전압 입력이며 입력 전압 범위는 최대 6.5V 에 도달할 수 있으며 DVDD 핀 의 전압 진폭은 이상입니다.

높으면 AD9767은 높은 수준의 디지털 전압에 필요한 실제 전압 값을 증가시킵니다.

AD9767 에는 전체 범위 출력 전류인 I OUTFS 를 조정하는 데 사용되는 제어 증폭기가 내부에 포함 되어 있습니다 .

I OUTFS 는 기준 전류 I REF 의 32 배 입니다 .

AD9767은 I REF 를 62.5μA ~ 625μA 로 ​​제한 하여 I OUTFS 를 2mA ~ 20mA 로 제한 합니다 .

 

그 중 DAC CODE는 AD9767 의 입력 디지털 수량을 나타내며 , AD9767 에는 두 개의 디지털 입력 채널이 있습니다.

입력 디지털 채널에는 14개의 병렬 입력이 있으며 독립적인 WRT 라인과 CLK 라인이 있습니다. MODE 핀이 묶인 경우

로직 1은 AD9767을 듀얼 포트 모드로 설정하며 각 DAC는 완전히 독립적인 자체 디지털 출력을 갖습니다 .

수신선과 제어선은 서로 간섭하지 않습니다.

디지털 양은 입력 래치로 들어간 다음 DAC 래치 로 들어가고 마지막으로 아날로그 양은 새로운 값을 얻습니다.

값. 그 중 WRT 라인은 채널 입력 래치를 제어하고 CLK 라인은 DAC 래치를 제어하며 두 래치 세트 모두

업데이트는 각 제어선의 상승 에지에서 이루어집니다. AD9767PCB를 라우팅 할 때 WRT 및 CLK 는

래치의 두 세트가 동시에 업데이트되도록 함께 연결되지만 CLK는 WRT 보다 뒤처질 수 없습니다 . 그렇지 않으면 데이터 설정을 중단하게 됩니다.

즉시 홀드 시간을 설정하면 데이터 출력에 오류가 발생합니다.

MODE 핀이 로직 0 으로 설정 되면 AD9767은 인터리브 모드에서 작동하며, 이 시점에서 WRT1은 다음과 같이 작동합니다 .

IQWRT 및 CLK1은 IQCLK 역할을 하고 , WRT2는 IQSEL 역할을 하며 , CLK2는 IQRESET 역할을 합니다 . IQWRT 에서

상승 에지에서 디지털 양이 장치에 입력됩니다. IQSEL 이 논리 1 일 때 디지털 양은 채널 1로 들어갑니다.

IQSEL 이 논리 0 이면 디지털 양은 채널 2 로 이동합니다 . IQRESET 이 높으면 IQCLK 는

비활성화됨. IQRESET이 낮아 지면 DAC 래치가 IQCLK 의 다음 상승 에지에서 업데이트됩니다.

그리고 아날로그량의 출력값을 변경합니다.

이 설계에서는 MODE 핀이 3.3V 전압 에 연결됩니다 . 즉, MODE가 하이 레벨로 설정되어 채널이

룸은 독립적으로 작동하며 채널 2 의 14개 입력을 10K 저항 및 접지 에 연결하고 CLK2 및 WRT2는 연결되지 않은 상태로 둘 수 있습니다.

저항을 사용하면 채널 2 가 꺼집니다.

AD9767 의 차동 출력을 단일 종단 출력으로 변경 하려면 연산 증폭기를 사용하여 차동-단일 종단 출력을 수행합니다.

변환. 여기에서는 AD8066 전압 피드백 증폭기를 선택합니다. AD8066은 5 ~ 24V 의 듀얼 증폭기입니다.

145MHz 대역폭 과 레일-투-레일 출력 기능을 갖춘 넓은 전원 공급 장치입니다.

 그림 3-5 에 표시된 것처럼 AD8066 차동 출력은 R20 , R26 , R21 및 R2 에 의해 결정됩니다 .

3.2.3 전력 증폭기 회로

OPA544F는 2A 의 높은 전류 출력 성능을 갖춘 고전압 고전류 연산 증폭기입니다 .

±10V ~ ±35V 의 넓은 전원 공급 범위를 갖춘 전력 부하입니다 . OPA544F 내부 열 보호, 최대 보호

전류는 4A 이며 실제 측정에서는 OPA544F 의 양극 및 음극 전원 공급 장치 가 반전되며 측정된 전류 값은 약 3980mA 로 역할을 할 수 있습니다.

전류 제한 보호의 역할.

OPA544F 연산 증폭기를 비반전 증폭기로 설정 하고 ±12V 전원 공급 장치를 사용하여 비반전 증폭기 회로를 형성합니다.

 

 

3.2.4 여자채널 아날로그 스위치

여자코일과 유도코일은 서로 변환이 가능하며, 전력증폭기의 출력은 8개의 코일로 연결되며,

다중화 스위치. 여자 다중화 스위치를 선택할 때 고려해야 할 것은 다중화 스위치의 최대 통과 가능 전압입니다.

불행히도 대부분의 통합 다중 방향 스위치의 현재 가치는 매우 작습니다.

하나의 채널만 종료할 수 있으므로 각 채널에는 아날로그 스위치가 장착되어 있어야 합니다.

。。。

구축된 와전류 비파괴 검사 하드웨어 및 소프트웨어 시스템을 활용하여 센서 대신 신호 발생기를 표준 신호 소스로 사용합니다.

응답 코일의 유도 신호 및 여기를 출력하고 유도 신호와 디지털 위상 감도를 수신하는 설계된 하드웨어 시스템의 능력

탐지 알고리즘의 정확성. 전체 시스템에는 신호 발생기, 전원 공급 장치, 오실로스코프, ZYNQ 코어 보드, 수집 시스템이 포함됩니다.

시스템 보드와 같은 모듈은 그림 5-10 에 표시된 검사 시스템을 구성하고 로직 분석기를 사용하여 신호 발생기 및 DA 출력을 캡처합니다.

출력 신호의 위상을 계산하고 수치적 위상 감지 검출 알고리즘으로 계산한 위상과 비교하여 시스템 설계를 검증합니다.