introdução
O design de baixo consumo de energia está relacionado ao desempenho estável dos chips ASIC. Tem um impacto importante no design de ASICs, especialmente alguns chips SoC. Com o grande aumento na escala de integração, a exposição do próprio consumo de energia do chip está se tornando cada vez mais óbvia. A demanda e a necessidade de design de baixo consumo de energia também são cada vez mais dignas de atenção. Este artigo registra o conhecimento teórico do design de baixa potência com base no estudo do livro "Low Power Methodology Manual For System-on-Chip Design".
referência
【1】Michael Keating • David Flynn • Robert Aitken Alan G • ibbons • Kaijian Shi. Manual de Metodologia de Baixa Potência para Projeto System-on-Chip
energia vs poder
Este gráfico de comparação típico é fornecido no livro. Energia é a integral de potência versus tempo. Para uma bateria com a mesma capacidade, um chip com menor consumo médio de energia durará mais tempo. Este princípio deve ser bem compreendido.
consumo dinâmico de energia
O consumo total de energia do chip Soc inclui consumo de energia dinâmico e consumo de energia estática. O consumo dinâmico de energia refere-se à energia consumida quando o chip está em um estado ativo, ou seja, o sinal no chip muda. O consumo de energia estática é o oposto, que se refere à energia consumida pelo dispositivo quando ele é ligado, mas não há mudança de sinal. Em dispositivos CMOS, a dissipação de energia estática é causada por correntes de fuga.
A primeira e principal fonte de energia dinâmica é a energia de comutação - a energia necessária para carregar e descarregar a capacitância de saída no portão . Como mostrado abaixo:
A dissipação de energia correspondente a cada transição de nível alto-baixo de saída, onde CL é a capacitância de carga e Vdd é a tensão de alimentação:
Alguém que vê esta fórmula pode não saber como ela surgiu. Aqui estão algumas explicações pessoais:
Fórmula de cálculo do consumo dinâmico de energia:
Na fórmula, f é a frequência de transição de nível, ou seja, o número de transições de nível alto e baixo em 1 segundo, e Ptrans representa a probabilidade de transição de nível do terminal de saída. fclock é a frequência do relógio do sistema. definição:
Em seguida, outra expressão semelhante pode ser usada para descrever o consumo dinâmico de energia:
Observe que a dissipação de potência de comutação não é uma função do tamanho do transistor, mas sim uma função da frequência de comutação e da capacitância de carga. Portanto, o consumo dinâmico de energia depende dos dados.
Além do consumo de energia de comutação, o consumo interno de energia também faz parte do consumo dinâmico de energia. A figura abaixo mostra a corrente de comutação dentro do transistor. A dissipação de energia interna inclui a corrente de curto-circuito que ocorre quando os transistores NMOS e PMOS estão ligados, bem como a corrente necessária para carregar a capacitância interna da bateria.
Depois de adicionar o consumo interno de energia, a expressão do consumo dinâmico de energia é:
tsc é a duração da corrente de curto-circuito. Ipeak é a corrente interna total da chave (corrente de curto-circuito + corrente necessária para carregar o capacitor interno).
Enquanto o tempo de rampa do sinal de entrada for mantido curto, a corrente de curto-circuito ocorre apenas por um curto período de tempo durante cada transição e toda a potência dinâmica é dominada pela potência de comutação. Por esse motivo, muitas vezes simplificamos o uso da fórmula da potência de comutação:
Mas, em alguns casos, a corrente de curto-circuito (comumente chamada de corrente de pé-de-cabra) é interessante. Em particular, discutiremos maneiras de evitar correntes excessivas de pé-de-cabra quando discutirmos o que fazer com saídas flutuantes de blocos power-gated.
Existem muitas técnicas em termos de arquitetura, design lógico e design de circuitos para reduzir o poder de uma função específica implementada em uma determinada tecnologia.
Essas técnicas se concentram nos componentes de tensão e frequência da equação, bem como na redução da atividade de comutação dependente de dados.
Devido à dependência quadrática da potência em relação à tensão , diminuir a tensão de alimentação é uma forma altamente alavancada de reduzir a potência dinâmica. No entanto, essa abordagem precisa ser feita com cuidado, pois a velocidade do portão diminui à medida que a tensão de alimentação diminui .
Os projetistas de SoC podem tirar proveito dessa abordagem de várias maneiras:
• Para blocos que não precisam ser particularmente rápidos, como periféricos, podemos usar uma fonte de alimentação mais baixa do que outros blocos. Essa abordagem é chamada multivoltagem.
• Para processadores, podemos fornecer tensão de alimentação variável, em tarefas que exigem desempenho máximo, podemos fornecer alta tensão de alimentação e correspondente alta frequência de clock. Para tarefas que exigem menor desempenho, podemos oferecer tensões mais baixas e clocks mais lentos. Este método é chamado de escalonamento de tensão.
Outro método de reduzir a potência dinâmica é o clock gating. A frequência de condução para zero leva a potência a zero. Alguma forma de clock gating é usada em muitos designs de SoC.
O conflito entre o consumo de energia dinâmico e o consumo de energia estática
A maneira mais eficaz de reduzir a potência dinâmica é reduzir a tensão de alimentação. Nos últimos quinze anos, com o desenvolvimento da tecnologia de semicondutores, o VDD caiu de 5V para 3,3V e de 2,5V para 1,2V. O roteiro do ITRS prevê que, em 2008 e 2009, os dispositivos de alto desempenho usarão 1,0 V e os dispositivos de baixa potência usarão 0,8 V.
O problema de diminuir o VDD é que ele tende a diminuir o IDS, que é a corrente de condução ou acionamento do transistor, resultando em velocidades mais lentas. Se ignorarmos a saturação de velocidade e alguns outros efeitos sutis que ocorrem abaixo de 90 nm, o IDS de um MOSFET pode ser aproximado como:
onde μ é a mobilidade da portadora, Cox é a capacitância da porta, VT é a tensão limite e VGS é a tensão porta-fonte. Pode-se ver que, para manter um bom desempenho, precisamos reduzir VT enquanto reduzimos VDD (e VGS). No entanto, diminuir a tensão limite (VT) leva a um aumento exponencial na corrente de fuga subliminar (ISUB).
Portanto, há um conflito. Para reduzir a potência dinâmica, reduzimos VDD; para manter o desempenho, reduzimos VT; mas, como resultado, aumentamos a corrente de fuga. Este é um processo razoável até agora, uma vez que a potência estática gerada pela corrente de fuga é muito menor do que a potência dinâmica. Mas com a tecnologia de 90 nm, chegamos a um ponto em que o poder estático é tão importante quanto o poder dinâmico, e precisamos examinar mais de perto esse conflito.
energia estática
Existem quatro fontes principais de corrente de fuga nas portas CMOS
• Fuga de sublimiar (ISUB):
Corrente fluindo do dreno para a fonte de um transistor operando na região de inversão fraca.
• Vazamento do portão (IGATE): Corrente fluindo diretamente do portão através do óxido para o substrato devido ao tunelamento do óxido no portão e injeção de portador quente.
• Vazamento do dreno induzido pelo portão (IGIDL): Fluxo de corrente do dreno para o substrato causado por efeitos de campo alto no dreno do MOSFET devido ao alto VDG.
• Vazamento de junção com polarização reversa (IREV): causado pelo desvio de portadores minoritários e geração de par elétron/lacuna na região de depleção.
O vazamento de sublimiar ocorre quando a porta CMOS não está totalmente fechada. Aproximadamente, seu valor:
onde W e L são as dimensões do transistor e Vth é a tensão térmica kT/q (25,9mV em temperatura ambiente). O parâmetro n é uma função do processo de fabricação do dispositivo e está na faixa de 1,0 a 2,5.
Essa equação nos diz que o vazamento abaixo do limiar depende exponencialmente da diferença entre VGS e VT. Portanto, quando encolhemos VDD e VT (para limitar a potência dinâmica), a potência de fuga piora exponencialmente.
O vazamento do gate é o resultado da corrente de tunelamento através do óxido do gate. A espessura do óxido de porta (TOX) tem apenas alguns átomos de espessura em uma porta de 90 nm, que é tão fina que a corrente de tunelamento pode se tornar muito grande. Em nós de tecnologia anteriores, a corrente de fuga era dominada por fugas abaixo do limiar. Mas a partir de 90 nm, o vazamento do portão pode ser quase 1/3 do vazamento abaixo do limiar. Em 65 nm, pode igualar o vazamento abaixo do limiar em alguns casos. Em nós futuros, materiais dielétricos de alto k serão necessários para controlar o vazamento do portão. Esta parece ser a única maneira eficaz de reduzir o vazamento do portão.
A corrente de fuga abaixo do limiar aumenta exponencialmente com a temperatura. Isso complica o problema de projetar sistemas de baixa potência. Mesmo que o vazamento seja aceitável à temperatura ambiente, na pior das hipóteses, pode exceder o objetivo do projeto do chip.
Existem várias maneiras de minimizar a corrente de fuga.
Uma técnica é conhecida como multi-VT: usando unidades de alto VT onde as metas de desempenho permitem e unidades de baixo VT quando necessário para atender aos requisitos de tempo.
A segunda técnica é desligar o bloco lógico quando ele estiver inativo. Essa abordagem é conhecida como power gating.
Esses dois métodos são discutidos com mais detalhes em capítulos posteriores. Por enquanto, porém, mencionamos três outras tecnologias:
Transistores VTCMOS
O CMOS de limite variável (VTCMOS) é outra maneira muito eficaz de reduzir o vazamento de energia em espera. Ao aplicar uma tensão de polarização reversa ao substrato, o valor do termo (VGS-VT) pode ser reduzido, aumentando efetivamente o VT. Essa abordagem pode reduzir o vazamento sobressalente em até três ordens de magnitude. No entanto, o VTCMOS adiciona complexidade à biblioteca
Duas redes de energia adicionais são necessárias para controlar separadamente a tensão aplicada aos poços. Infelizmente, a eficácia da polarização reversa do corpo demonstrou diminuir com as técnicas de dimensionamento [2].
Efeitos de empilhamento
Os efeitos de empilhamento, ou polarização auto-reversa, podem ajudar a reduzir o vazamento de sublimiar quando mais de um transistor na pilha é desligado. Isso ocorre principalmente porque pequenas quantidades de vazamento abaixo do limiar podem fazer com que os nós intermediários entre os transistores empilhados flutuem nos trilhos de alimentação/terra. O potencial corpo-fonte reduzido resulta em uma tensão porta-fonte-dreno ligeiramente negativa. Assim, reduz o valor do termo (VGS-VT), aumentando efetivamente o VT e reduzindo o vazamento sublimiar. O vazamento de uma pilha de dois transistores mostrou ser uma ordem de grandeza menor do que a de um único transistor [3]. Esse efeito de superposição torna o vazamento de uma porta lógica altamente dependente de sua entrada. Como em qualquer circuito de múltiplas entradas, há um estado de vazamento mínimo; idealmente, esse estado é aplicado logo antes de parar o relógio para minimizar o vazamento. Na prática, não é viável aplicar esse estado na maioria dos projetos.
Dispositivos de canal longo (vala)
A partir da equação para corrente abaixo do limite, fica claro que o uso de canais de comprimento não mínimo reduzirá o vazamento. Infelizmente, os dispositivos de canal longo têm correntes dinâmicas mais baixas, reduzindo o desempenho. Eles também são maiores e, portanto, têm maior capacitância de porta, o que tem um efeito prejudicial no consumo dinâmico de energia e degrada ainda mais o desempenho. A menos que a atividade de comutação do dispositivo de canal longo seja baixa, a dissipação geral de energia pode não ser reduzida. Portanto, a atividade de comutação e os objetivos de desempenho devem ser considerados ao usar dispositivos de canal longo.