Notas del estudio de verificación de CI digital_1. Introducción a la verificación

Notas de estudio de verificación de IC digital

1. Introducción a la verificación

1.1 验证介绍
1.2 System verilog介绍
1.3 UVM介绍

1.1 Introducción a la verificación

(1). El concepto de verificación se
utiliza principalmente para demostrar que la función de diseño es correcta y se ajusta al flujo de la descripción de la función de diseño
(2). La plataforma de verificación

1. Generador de estímulos: cree una secuencia de prueba para DUT, fácil de estimular primero
2. Detector: observe la entrada y salida del dispositivo bajo prueba
3. Comparador: compare la salida del dispositivo bajo prueba con los datos esperados
4. Reloj / Reinicio: proporciona señales de reloj y reinicio
5. Informe de resultados de inspección

(3). Verificar el contenido del trabajo

1. Si el archivo de diseño está implementado correctamente de acuerdo con el documento de descripción de la función.
2. ¿El diseñador de hardware tiene una caja de esquina que falta?
3. Verifique si el diseño puede manejar la respuesta de error (respuesta de error)

(4). Tareas de verificación:
nivel de módulo, nivel de subsistema y nivel de chip

(5). Objetivos de verificación:
puntualidad, calidad y consumo

1. A tiempo: de acuerdo con el plan del proyecto, considere verificar cada nodo (hito)
2. Garantía de calidad: antes de retirar la cinta, busque todos los defectos tanto como sea posible
3. Rendimiento, bajo consumo: menor tiempo, menos mano de obra para completar el trabajo

(6). Ciclo de verificación:

1. Plan de verificación: puntos de función de prueba diseñados, cobertura de mapeo, estructura del entorno de verificación, lista de pruebas de regresión
2. Entorno de verificación: generador de excitación, detector, comparador
3. Inspección del código de verificación: incentivos de prueba perdidos; restricciones aleatorias inapropiadas; defectos en la estructura del código para mejorar la cobertura
4. Prueba de regresión: todas las secuencias de prueba se ejecutan repetidamente. Las pruebas aleatorias se pueden utilizar para verificar los escenarios de incentivos cubiertos por la prueba para mejorar la cobertura.
5. Comprobación de la integridad de la verificación antes del cierre: informe de prueba de regresión; datos de cobertura; lista de comprobación del proceso de verificación
6. Prueba posterior al silicio: pruebe la cinta con probadores, confirme la causa de los defectos y solucione los métodos
7. Análisis de escape: resuma errores y causas, y acumule experiencia

1.2 Introducción a System Verilog

(1) Antecedentes
En 2002, la organización del estándar Accelera lideró el desarrollo, que es un lenguaje extendido de descripción de hardware y un lenguaje de verificación de Verilog.
(2). Características principales

1. Interfaz
2. Funciones orientadas a objetos (clase y paquete)
3. Restricciones aleatorias (aleatorias restringidas)
4. Control de subprocesos y comunicación (control de procesos y comunicación)
5. Interfaz de programación directa
6. Afirmación

1.3 Introducción a UVM

(1) Concepto
La biblioteca de metodología de verificación basada en SV se extrae para construir un medio general de entorno de verificación y utiliza interfaces estándar para hacer que el entorno de verificación sea más propicio para la construcción y la reutilización. Amplia practicabilidad.
(2). Propósito
Proporcionar algunas clases reutilizables para reducir la carga de trabajo de la reutilización horizontal y la reutilización vertical entre proyectos
(3). Estructura de aprendizaje de UVM:

1. Diseño de UVM (biblioteca de clases), mecanismo central
2. Componentes principales y métodos de construcción de UVM
3. Método de comunicación entre componentes UVM
4. Composición de la escena de prueba de UVM
5. Registrar la aplicación del modelo de UVM

(4). Plataforma de verificación:

1. SV
2. SV / C ++ / Verilog
3. C ++ / Verilog

(5). Herramienta de verificación:

1. Este modelim (mentor)
2. NC-sim (cadencia)
3. VCS (sinopsis)

(6). Trabajo de verificación:
12. Inyectar incentivo
13. Establecer respuesta
3. Hacer comparación (datos reales y datos esperados (c ++))

(7). Script de verificación
por / shell / python / makefile (utilizado para establecer variables de entorno)
(8). Método de aprendizaje
Manual de búsqueda en línea de la biblioteca UVM, entorno de desarrollo integrado DVT SV / UVM (win / linux)

[Nota]: notas de estudio personal, si hay errores, no dude en aclararme, esto es cortés ~~~