Fases de la UVM de arriba hacia abajo
- Fases UVM son un mecanismo de sincronización para el medio ambiente
- Fases están representados por devolución de llamada métodos , Un conjunto de fases predefinidos y correspondientes devoluciones de llamada se proporcionan en uvm_component. El método puede ser o bien una función o tarea.
- Cualquier clase que deriva de uvm_component puede cumplir alguna o todas estas devoluciones de llamada, que se ejecutan en un orden particular
A, las fases UVM son,
- construir
- conectar
- final de elaboración
- inicio de la simulación
- correr
- extraer
- cheque
- reporte
La fase de ejecución se implementa como una tarea y permaneciendo todos son función.
- Nota 1: run_phase y main_phase o 12 run_phase fase de la derecha de la aplicación en paralelo, la relación entre ellos no contenía.
- Nota 2: En general, el conductor más recomendada y monitor de carreras en main_phase, mientras que la referencia, Marcador y el suscriptor de ejecución en run_phase
- Nota 3: 12 Ge fase de ejecución en serie es correcta, el desarrollo no es necesario el uso de todos. En general, sólo hasta reset_phase, main_phase
二, Fases pueden agruparse en 3 categorías,
1. Fases Build
fase de construcción, la fase de conexión y la fase end_of_elobaration pertenece a esta category.Phases en este categorizar se ejecutan al inicio de la simulación UVM banco de pruebas, donde se construyen los componentes de banco de pruebas banco de pruebas, configurados y componentes son connected.All las fases de construcción métodos son funciones y por lo tanto, la ejecución en tiempo de simulación cero.
2. Fases de tiempo de ejecución
inicio de la simulación y la fase de carga pertenece al tiempo de ejecución de las fases, la fase de ejecución se consigue ejecutada desde el comienzo de la simulación para labrar la final de la simulación .La fase de ejecución es mucho tiempo, en el que se ejecuta el caso de prueba
3. Fases la limpieza
extracto, cheque, informe y última pertenecen a esta category.where los resultados del caso de prueba se recogen y se informaron. ejemplo: Se ha informado de que el número de errores de durante la simulación.
二, Fases Descripción:
| Fase | Descripción | Orden de ejecución |
|---|---|---|
| construir | Se utiliza para construir los testbenchcomponents | De arriba hacia abajo |
| conectar | Se utiliza para conectar los puertos de componentes TLM | de abajo hacia arriba |
| end_of_elaboration | Se utiliza para hacer cualquier ajuste final a la estructura, configuración o conectividad del banco de pruebas antes del comienzo de la simulación | de abajo hacia arriba |
| start_of_simulation | utilizado para la topología de impresión banco de pruebas o información de configuración | de abajo hacia arriba |
| correr | Se utiliza para la generación de estímulos, la conducción, supervisión y control de | paralelo |
| extraer | Se utiliza para recuperar y procesar la información de los marcadores y los monitores de cobertura funcionales | |
| cheque | Se utiliza para comprobar que el dispositivo bajo prueba se comportó correctamente y para identificar los errores que se hayan podido producir durante la ejecución del banco de pruebas | |
| reporte | Se utiliza para mostrar los resultados de la simulación o para escribir los resultados en el archivo | |
| final | Se utiliza para completar las demás acciones pendientes que el banco de pruebas no lo ha completado |
fase fases de ejecución de tres, UVM
la fase de ejecución tiene diferentes fases, estos son,
| correr | Fase | Descripción |
|---|---|---|
| pre_reset | la fase pre_reset comienza al mismo tiempo que la fase de ejecución. Su propósito es cuidar de cualquier actividad que debe producirse antes del restablecimiento, como a la espera de una señal de potencia activa bueno para ir | |
| Reiniciar | La fase de reinicio está reservado para los DUT o específica interfaz comportamiento de reinicio. Por ejemplo, esta fase se utiliza para generar un reset y para poner una interfaz en su estado predeterminado | |
| post_reset | Destinado a cualquier actividad requerida de inmediato el siguiente reinicio | |
| pre_configure | fase pre_configure está destinado para cualquier cosa que se requiere para preparar para el proceso de configuración del DUT después de que se completó restablecimiento | |
| Configurar | fase de configuración se utiliza para programar el dispositivo bajo prueba y algún recuerdo en el banco de pruebas por lo que está listo para el inicio del caso de prueba | |
| post_configure | post_configure fase se utiliza para esperar a los efectos de la configuración para propagar a través del DUT, o para que llegue a un estado en que está listo para iniciar el principal estímulo de prueba | |
| pre_main | fase pre_main se utiliza para asegurar que todos los componentes necesarios están listos para comenzar estímulo generador | |
| principal | This is where the stimulus specified by the test case is generated and applied to the DUT. It completes when either all stimulus is exhausted or a timeout occurs | |
| post_main | This phase is used to take care of any finalization of the main phase | |
| pre_shutdown | This phase is a buffer for any DUT stimulus that needs to take place before the shutdown phase | |
| shutdown | The shutdown phase is used to ensure that the effects of the stimulus generated during the main phase have propagated through the DUT and that any resultant data has drained away | |
| post_shutdown | Perform any final activities before exiting the active simulation phases. At the end of the post_shutdown phase, the UVM testbench The execution process starts the cleanup phases |
