1. inicialización de chip
Mucha gente no puede imaginar, dentro de los chips SDRAM y una unidad de control lógico, y tiene un registro de modo de proporcionar los parámetros de control. Por lo tanto, cada vez que se enciende la SDRAM debe inicializar primero el núcleo lógica de control. Para precarga de actualización y de aquí en adelante tienen los significados acerca, etapa crítica en la que se proporciona un registro de modo (MR, ModeRegister), se hace referencia a MRS (MR Set), este trabajo llevado a cabo por el chip puente norte bajo el control de la BIOS, el registro de la información proporcionado por las líneas de dirección.
SDRAM registro de modo se controla parámetros de funcionamiento: 0/1 líneas de dirección proporcionan diferentes señales para obtener diferentes parámetros. Después de ajustar a MR, empezamos a entrar en la condición normal de trabajo;
2. La línea es válida
Después de la inicialización, para que un L-Bank en el tratamiento de la matriz, debemos determinar primero la fila (fila), de modo que en el estado activo (Active), y luego determinar la columna. Aunque dirigirse antes de la selección de chip y L-Bank, sino que pueden llevarse a cabo simultáneamente con la línea activa.
Como puede verse en la figura, el CS #, L-Banco abordó de forma simultánea, RAS (Fila Dirección Strobe, fila dirección estroboscópica) también está activo. Un líneas de dirección en este momento envían una dirección de fila específica. La figura A0-A11 es, un total de 12 líneas de dirección, como es la representación binaria, por lo que un total de 4096 líneas (212 = 4096), diferentes valores A0-A11 determina la dirección de fila específica. Puesto que la línea efectiva correspondiente L-Banco también está activo, por lo que las líneas pueden también ser referidos como L -Bank eficaz eficaz.
3. En la columna a leer y escribir
Después se determina la dirección de fila, es necesario para hacer frente a la dirección de columna. Sin embargo, las líneas de dirección A0-A11 todavía se utilizan por la dirección de fila (en este ejemplo) . Sí, en la SDRAM, unas líneas de dirección de fila y columna de dirección se comparten . Sin embargo, el comando de lectura / escritura se emite forma en que? De hecho, no se envía una señal para leer o escribir una orden explícita, pero para lograr el propósito del chip de control de lectura / escritura puede ser escrito por el estado . Obviamente WE señal # es una clave . Cuando nos # no es válida, por supuesto, es un comando de lectura.
La figura funcionamiento básico es el comando SDRAM, a través de varias combinaciones de las señales de control / dirección para completar (H denotan alto nivel, L denotan bajo nivel, X representa un nivel de potencia promedio no tiene efecto). En esta tabla, además de la orden de auto-actualización, todos los comandos son válidos por defecto CKE. Para el comando de auto-actualización, la siguiente descripción detallada allí. señal de dirección de columna y leer y comandos de escritura se emiten simultáneamente. Aunque la línea de dirección y una dirección de fila común, pero el CAS (Columna Dirección Strobe, Columna Dirección Strobe) señal puede distinguirse de una fila diferente y columna de direccionamiento, con A0-A9, A11 (en este ejemplo) de la dirección de la columna para determinar la específica .
Sin embargo, cuando la escritura de columna y leer comandos deben ser enviados con un intervalo de línea de comando válido, este intervalo se define como la tRCD, es decir RAS a CAS Delay (RAS a retraso CAS), también se puede entender como un período fila estroboscópica, que debe el tiempo de respuesta es el componente electrónico de memoria array chip (de un estado a otro proceso de cambio de estado) desarrollado por el retraso. T el RCD es un importante parámetros de temporización de la SDRAM se pueden ajustar a través de la BIOS a través del chip Northbridge placa base, pero no puede exceder de un intervalo predeterminado de fabricantes. Generalizadas ciclos de reloj tRCD (tCK, Time Clock) es el número de unidades, tales como tRCD = 2, representa un periodo de retardo de dos ciclos de reloj, específica a una hora exacta, se tendrá que establecer la frecuencia de reloj para PC100 SDRAM, tRCD = 2, representante de 20ns retardo para PC133 fue 15ns.
4. Lectura de datos
Después se selecciona la dirección de columna, se ha determinado que una célula de memoria específico, todo lo que queda es la salida de datos al bus de datos de memoria a través del canal de I / O (DQ). Pero después de la emisión de CAS, aún después de un cierto tiempo para datos de salida, y un comando de lectura enviada desde el CAS a la época de la primera salida de datos, se define como CL (latencia CAS, CAS latencia) . Dado que sólo aparecen cuando la lectura de la CL, que también se conoce como latencia de lectura de CL (RL, la Leer latencia) . unidades de CL a tRCD mismo número de ciclos de reloj, la frecuencia de reloj se determina por el tiempo específico. Sin embargo, CAS no sólo se sirve en la unidad de almacenamiento después de ciclos CL. CAS y RAS son, de hecho, el mismo que llegó el momento, pero el tiempo de respuesta es más rápida número CAS. ¿Por qué? Supongamos 'bit de anchura de n bits del chip, el número de columnas es C, entonces una dirección de estroboscópicas fila n × c a bancos de memoria, y una luz estroboscópica de dirección de columna sólo n de memoria bancos. Sin embargo, el tiempo de respuesta se almacena en el cuerpo del transistor hará que los datos no pueden estar en el mismo borde del gatillo con el CAS, sin duda, se retrasará al menos un ciclo de reloj. Debido al volumen del chip, la capacitancia de célula de memoria es pequeña, la señal a ser amplificada para asegurar su visibilidad efectiva, esta amplificación / conductor responsable de la S-AMP, un banco correspondiente a un canal S- AMP . Pero debe ser un tiempo de espera con el fin de asegurar la fuerza de la señal de transmisión (comparación de voltaje también antes de nivel de lógica de determinación), por lo tanto los datos de la reloj de bus I / O antes de un flanco ascendente de la inicial de salida de datos, es decir, los datos se ha transmitido al S-AMP, decir en este momento que los datos han sido provocada, después de un cierto tiempo de conducción de la salida final a la transmisión de datos del bus de E / S, lo que llamamos tac (tiempo de acceso de CLK, la activación del reloj el tiempo de acceso). unidad de TAC está ns, para diferentes frecuencias tienen diferentes claramente definidos, sino que debe ser inferior a un ciclo de reloj, de lo contrario será demasiado largo para acceder a la menor eficiencia. Por ejemplo, los 7.5ns PC133 ciclo de reloj, tac es 5.4ns. Se hace hincapié en que, mientras que cada lectura de datos tiene tac, que comprende una lectura continua, sólo durante la primera transmisión de datos comienza tAC mientras que los segundos datos.
CL valor no puede exceder las especificaciones de diseño del chip, de lo contrario, dará lugar a la inestabilidad de memoria, o incluso no puede ser conmutada (overclocking jugadores deben tener experiencia) , pero no puede ser cambiado en el ínterin antes de leer los datos. ciclo CL se proporciona durante la etapa de arranque MRS inicialización, el BIOS del mismo típicamente permiten al usuario ajustar y controlar el chip Northbridge BIOS información CL en cambio registro MR por líneas de dirección A4-A6 de arranque. Sin embargo, puede verse a partir de la estructura de banco de la figura, estado lógico original de un condensador después de la operación de lectura, debido a la descarga se convierte en un 0 lógico. Por lo tanto, antes de cerrar la fila actual en la DRAM para garantizar la fiabilidad de los datos, el banco para ser reescrita cualquier información original, la tarea pasa los datos para completar los amplificadores de actualización, que según el estado de nivel lógico, los datos reescribir (sobrescribir lógicamente no 0:00), ya que la salida de esta operación se sincroniza con los datos y no contradigan, por lo que no sobrescribe nuevo retraso. Más tarde, a través de la mejora de la tecnología, el amplificador de refresco se cancela, su función reemplazado por S-AMP, porque permanece en la lectura del estado lógico de los datos, ha desempeñado un papel de un caché, que le fue enviado por una lectura directa de nuevo, no tienen una nueva salida de dirección y los datos de la operación de reescritura puede ser completado durante la fase de precarga.
Pregunta: ¿Por qué después de leer el alto nivel no va a desaparecer? La respuesta al párrafo anterior;
La escritura de datos
operación de escritura de datos también se lleva a cabo después de tRCD, pero esta vez sin la CL (recuerda, CL aparece sólo en una operación de lectura), y un diagrama de temporización para la fila de direccionamiento y direccionamiento columna como se describió anteriormente, excepto caza columna cuando la dirección, WE # está activa.
Se ve en la figura, ya que los datos señal emitida por un terminal de control, un chip de entrada sin hacer ningún ajuste, simplemente transmitida directamente al registro de entrada de datos, y entonces la operación de carga del condensador de almacenamiento por los conductores de escritura, por lo que los datos pueden ser CAS envía simultáneamente, lo que significa que la latencia de escritura es 0. Sin embargo, los datos en tiempo real no se escriben en el condensador de almacenamiento, debido a que la compuerta del transistor (ya que es el mismo que cuando se lee) y el condensador debe cargarse durante algún tiempo, por lo que los datos reales escritura requiere un cierto período. Para asegurar que los datos confiables escritas permitirá suficiente de escritura / tiempo de corrección (tWR, escritura Tiempo de recuperación), esta operación también se conoce como write-back (Write Back). tWR ocupan al menos un ciclo de reloj o más puntos (cuanto mayor sea la frecuencia de reloj, más tWR período de ocupación), la influencia será aún más hablar de ello más adelante.
6. Burst Mode
Burst (ráfaga) se refiere a la manera en la misma fila de celdas de memoria adyacentes de forma continua para la transmisión de datos, el número de transmisiones consecutivas que participan en la unidad de almacenamiento (columna) es la longitud de la ráfaga (Burst Lengths, abreviado BL). Por el momento, debido a que el controlador de memoria es un bits de lectura / escritura de datos amplia P-Bank, que es de 8 bytes, pero los datos es menos de 8 bytes son raros en realidad, es en general, a ir a través de múltiples ciclos de transmisión de los datos. Los mencionados operación de lectura / escritura, una celda de memoria es uno de abordarse, si para ser leído de manera continua / escrito, sino también para la siguiente celda de la celda de memoria actual se dirige, es mantener la columna de dirección se transmite y de lectura / escritura de comandos (cambio de dirección de fila, por lo que ya no está en la línea de frente). Aunque la latencia de lectura / escritura puede hacer que los mismos datos de transferencia de E / S de terminal es continua, pero se necesita una gran cantidad de recursos de memoria de control para introducir un nuevo orden para la transmisión continua de los datos, la eficiencia es muy baja (FPE temprana / EDO de transferencia de datos de memoria es continua de esta manera). Para este propósito, las técnicas de transmisión de ráfaga se han desarrollado, siempre que la dirección de columna de partida especificado y la longitud de la ráfaga, la memoria a su vez, automáticamente de nuevo un número correspondiente de celda de memoria de lectura / operación de escritura sin la necesidad de que el controlador para proporcionar continuamente columna dirección. Por lo tanto, una primera pluma además de la transmisión de datos requiere un número de ciclos (antes de la demora principal es generalmente tRCD + CL), los datos para cada ciclo subsiguiente único pueden ser obtenidos. La introducción de muchas palabras Northbridge similar en ambos X-1-1-1, se refiere a significar, representa la que X representa un primer número de ciclos utilizados por la pluma.
Continua no irrumpió modo de lectura: transmitir una ráfaga pero no individualmente direccionable sucesivamente, en este momento puede ser equivalente a BL = 1. A pesar de que puede hacer una transmisión continua de datos, pero cada vez que el envío de una dirección de columna y la información del sistema, el consumo de recursos de control de manera significativa.
el modo de lectura continua de rotura: Si el especificado a partir de dirección de columna y la longitud de la ráfaga, el direccionamiento y la lectura de los datos realizado automáticamente, siempre que el control y dos ráfaga período de intervalo comando de lectura (el mismo que el BL) se puede hacer transmisión de ráfaga continua. A medida que el valor de BL, se proporciona no sólo la transmisión de datos de la decisión provisional o delantero. MRS proceso de inicialización etapa mencionada anteriormente es necesario para establecer el BL . Actualmente opciones disponibles son 1,2,4,8, a toda página (página completa), un conjunto común de 4 y 8 . Por cierto, BL puede cambiar el diseño de chips Northbridge tiene una gran relación, no todo el mundo puede ser como Northbridge ajuste para ajustar la CL como BL. Algunos conjuntos de chips BL se no se cambia la muerte conjunto, tales como el conjunto de chips Intel BL son sustancialmente 4, por lo que no habría ninguna opción BL está dispuesto BIOS de la placa correspondiente. Y debido a que el sistema de transmisión de datos se basa en la SDRAM de 64 bits / ciclo actual, por lo que en algunos BL con la BIOS también QWord (4 palabras, es decir, 64 bits) expresado. El 4QWord que BL = 4. Además, a excepción de una fase en el valor conjunto MRS BL, sino también para determinar el específico de lectura / modo de operación de escritura y un modo de ráfaga de transmisión. lectura de ráfaga / escritura de ráfaga, leen y operaciones de escritura están representados por una transferencia de ráfaga, cada operación de lectura / escritura se continúa durante el conjunto longitud BL, que es la configuración convencional. Ráfaga de lectura / escritura única, una operación de lectura se representa mediante una transferencia por ráfagas, sólo una operación de escritura se realiza de forma individual. A modo de transferencia de ráfaga representa el orden de transmisión de la célula de memoria en cuestión en un periodo de ráfaga. Se refiere a la transmisión secuencial se lee secuencialmente desde la célula de partida. Si BL = 4, el número de células de partida es n, el orden es n, n + 1, n + 2, n + 3. Interrumpir la transmisión normal es de orden intercalado de transmisión de datos (tal como la primera transmisión de la célula se lleva a cabo es N, y la segunda unidad de transmisión no es la n + 2 n + 1), como para intercalar reglas en la especificación SDRAM una definición detallada de la mesa, pero en este espacio y la necesidad de que esta consideración no está en la lista.
7. precarga
Desde el exclusivo abordar SDRAM específica, se terminó después de realizar las operaciones de lectura y escritura, si se dirige a otra fila de la misma L-Bank, debe se cierra la fila original activa (de trabajo), re-transmisión de la dirección de fila / columna . L-Bank trabajo previo fuera de línea, listo para abrir una nueva operación de fila es una precarga (precarga). Controlado por un comando de precarga, el establecimiento podrá estar asistido al permitir que el chip para la precarga de forma automática después de cada operación de lectura o escritura. De hecho, el trabajo es una línea de datos de precarga reescritura de todo banco de memoria, la dirección de fila y de reposición, mientras que la liberación de S-AMP (reincorporarse a la tensión de comparación, la tensión del condensador es generalmente un medio para ayudar a determinar leer nivel lógico de los datos, porque el valor lógico S-AMP se juzga mediante la comparación de un voltaje de referencia con la tensión de línea de la posición de almacenamiento), para la preparación de la nueva fila. En concreto, los datos se vuelven a escribir en la tarjeta SAMP, incluso si no hay ningún banco va a ser trabajado por las obras del condensador de almacenamiento estroboscópica se altera, por lo que debe ser reescrito SAMP lectura. En este momento, la carga del condensador (o tensión que produce) se determinarán de acuerdo con el estado lógico (también requerida cuando se lee), esto debe establecer un valor umbral, típicamente la capacitancia de un medio, de lo lógica 1, sobrescribiendo, de lo contrario un 0 lógico no se reescribe (igual a la descarga). Por esta razón, ahora, básicamente, el otro terminal del condensador para acceder a una tensión específica (es decir, el voltaje medio de condensadores), en lugar de tierra para ayudar a comparar el tiempo determinado de sobreescritura. Ahora volvemos y observe el mando de un diagrama de tiempos cuando se leen y operaciones de escritura, la dirección de la línea A10 se puede encontrar que el control sea leído automáticamente después de precarga actual L-Bank, que es el "ajuste auxiliar mencionado anteriormente ". En un comando separado de precarga, A10 control, entonces se designa L-Bank o todos L-Bank (cuando hay una pluralidad de L-Bank está activo / estado activo) se precarga, la antigua necesidad de proporcionar L- dirección del banco, que se coloca simplemente en la A10 señal de alto nivel. Después de emitir el comando de precarga, un tiempo para permitir que enviar un nuevo comando para abrir una fila activa línea de trabajo RAS, el intervalo se denomina Trp (comando periodo de precarga, el ciclo de precarga activo). Y tRCD, como CL, unidades TRP número de ciclos de reloj, dependiendo del valor de la frecuencia de reloj específica dependiente.
hora de inicio precarga automática ya que esta figura., Pero hay un comando de precarga independiente y un comando de lectura se emite, A10 línea de dirección está dispuesto a ser alta (para permitir la auto-precarga). control visible la hora de inicio de precarga es importante, que puede dirigirse inmediatamente entrar en una nueva línea al final de la operación de lectura, asegurar la eficiencia operativa. Mito: En caso de que el lector debe tener en cuenta la escritura no simultánea retrasar algunos artículos estresado después de la operación debido a la escritura no simultánea de lectura / escritura operaciones tienen un cierto retraso, pero la introducción de este artículo escrito se pueden ver incluso la lectura de inmediato reescribir diseñar, porque está sincronizado con los datos de salida, no hay ningún retraso. realizar sólo otras operaciones después de una operación de escritura, tendrá una influencia en este sentido. Aunque la operación de escritura es cero retraso, pero los datos reales se escribe en todas las necesidades de un período suficiente para asegurar que, en esta ocasión a fin de volver escritura (tWR). Por lo tanto las operaciones de precarga y la escritura no se pueden realizar al mismo tiempo, debe con el fin de emitir un comando de precarga después tWR, para asegurar datos fiables escrito, reescrito o datos puede estar equivocado, lo que resultó en un retraso de escritura no simultánea.
La imagen muestra la precarga diagrama de temporización de una operación de escritura de datos: parámetros Nota TWR que, debido a su presencia, la operación de precarga con retraso, lo que resulta en retraso write-back.
8. Actualizar
Se llama DRAM, ya que debe actualizar constantemente (Actualizar) para conservar los datos, por lo que es más importante operación de DRAM. operación de actualización y operación de precarga de sobrescribir, son leídos por la primera escritura S-AMP. Pero ¿por qué la operación de precarga, sino también para actualizarlo? Debido a la precarga es una toda la operación de la línea de trabajo L-Banco o, y es irregular, mientras que el ciclo de actualización es fijo, todas las filas son operadas de forma secuencial con el fin de mantener a los bancos que no experimentadas por un largo tiempo regrabable los datos. Sin embargo, todos precarga excepto que la L-Bank, Fila en el presente documento se refieren todos a la misma línea de dirección L-Bank, y la precarga dirección de fila de trabajo en la respectiva L-Bank no es necesariamente la misma. Así que repetir más de una vez cada refresco de largo? Actualmente aceptado estándar, la capacidad de almacenamiento límite banco de datos del período efectivo es 64 ms (milisegundos, 1/1000 segundos), es decir, cada línea del período del ciclo de actualización es de 64 ms. Tal es la frecuencia de actualización: el número de líneas / 64ms. Cuando nos fijamos en las especificaciones de memoria, a menudo se ve el logotipo de 4096 ciclos / 64ms Actualizar o RefreshCycles 8192/64 ms, donde el 4096 y el 8192 representa el número de filas en el chip de cada L-Bank. comando Actualizar una vez línea válida, el intervalo de transmisión se cambia con el número de filas, la fila 4096 es 15.625μs (microsegundos, 1/1000 ms), 8192 a la fila 7. 8125μs. las operaciones de actualización se dividen en dos tipos: la actualización automática (Auto Refresh, conocidos como AR) y la auto actualización (Self Refresh, se refiere como SR). Cualquiera que sea el modo de actualización, no es necesario proporcionar información de dirección de fila externa, porque se trata de una operación automática interna. Para AR, un generador de dirección de fila interna SDRAM (también llamado contador de actualización) se utiliza para generar automáticamente direcciones de fila secuencialmente. Desde actualización se lleva a cabo para todos los bancos en una fila, por lo que hay una columna de direccionamiento, o CAS válida antes de RAS. Así, AR, también conocido como CBR (CAS Antes de RAS, una columna de la fila por delante de posicionamiento) de refresco. Desde la actualización implica a todos L-Bank, por lo proceso de refresco, toda la L-Bank se detuvo, y el tiempo ocupado por cada actualización es de ciclos 9 de reloj (estándar PC133), a continuación, pueden entrar en el estado de funcionamiento normal, esto significa que durante un período de nueve horas, sólo se puede esperar a que todas las órdenes de trabajo no se pueden ejecutar. Entonces de nuevo para actualizar la misma fila después de 64 ms, refrescar circulado una y otra vez. Claramente, el rendimiento de la operación de actualización de la memoria SDRAM sin duda se verá afectado, pero esto no es una forma de las cosas, sino también con respecto a la DRAM SRAM (RAM estática, todavía puede retener datos sin actualizar) los costos, mientras que el logro de las ventajas de costes salariales. SR se utiliza principalmente para el almacenamiento de datos en el estado de modo de espera de bajo consumo, la aplicación de este aspecto es el mejor conocido STR (Suspender a RAM, Hibernate suspender en la memoria). AR comandos al emitir el estado inactivo CKE, se entra en el modo SR, entonces el reloj del sistema no funcionará, pero la operación de actualización de acuerdo con el reloj interno. Durante SR todas las señales externas excepto CKE son válidos (sin instrucción de actualización externa incluida), sólo para volver a habilitar CKE efectiva a modo de auto-actualización de salida y entrar en el estado de funcionamiento normal. Se utiliza principalmente para el almacenamiento de datos en el estado de hibernación de baja energía, la aplicación de este aspecto es el mejor conocido STR (Suspender a RAM, Hibernate suspender en la memoria). AR comandos al emitir el estado inactivo CKE, se entra en el modo SR, entonces el reloj del sistema no funcionará, pero la operación de actualización de acuerdo con el reloj interno. Durante SR todas las señales externas excepto CKE son válidos (sin instrucción de actualización externa incluida), sólo para volver a habilitar CKE efectiva a modo de auto-actualización de salida y entrar en el estado de funcionamiento normal. Se utiliza principalmente para el almacenamiento de datos en el estado de hibernación de baja energía, la aplicación de este aspecto es el mejor conocido STR (Suspender a RAM, Hibernate suspender en la memoria). AR comandos al emitir el estado inactivo CKE, se entra en el modo SR, entonces el reloj del sistema no funcionará, pero la operación de actualización de acuerdo con el reloj interno. Durante SR todas las señales externas excepto CKE son válidos (sin instrucción de actualización externa incluida), sólo para volver a habilitar CKE efectiva a modo de auto-actualización de salida y entrar en el estado de funcionamiento normal.
9. Los datos de máscara
Al contar a las operaciones de lectura / escritura, hemos hablado de la longitud de la ráfaga. Si BL = 4, a continuación, que una vez que la transferencia de datos 4 × 64 bits. Sin embargo, si no se necesita uno del segundo tramo de los datos, ¿cómo hacer? También se transmitieron? Para proteger los datos innecesarios, que utiliza los datos de máscara (datos I / O Máscara, referido como el DQM) la tecnología. Por DQM, puede controlar los datos de la memoria de E / S, que es el puerto de entrada o salida cancelada.
Cabe destacar que, en el momento de la lectura, los datos seguirán siendo enmascarados saliente desde el banco, pero a un enmascarado "unidad lógica máscara." DQM controlado por el puente del Norte, con el fin de la pantalla con precisión una P-Bank mordió anchura en cada byte, cada uno con ocho líneas de señal DIMM DQM, cada señal para un byte. Por lo tanto, la viruta para ancho de bits de 4 bits, dos dispositivos comparten una línea de señal DQM para ancho de bits de 8 bits, un chip ocupa una señal DQM, y para la anchura de bits de 16 bits, entonces dos pasadores DQM. las disposiciones oficiales SDRAM tienen efecto después de la emisión de dos ciclos de reloj cuando se lee DQM, por escrito, comandos de escritura como resultados inmediatos y DQM.
