This should be the most important and most commonly used part of, and should be a detailed note of a note of it, mainly procedural basis for the view, and then check the blog will not, in this tidy. And the program very much. . . .
Look at the clock:
The first is the five clock sources:
①LFXT1 外部低频振荡源，32.768KHZ，可以用作FLL的参照源；
②XT2 外部高频振荡源，4MHZ；
③VLO （Internal very low）内部低耗低频振荡源，典型为10KHZ，精度一般；
④REFO 内部低频参照源，32.768KHZ，常被用作锁相环FLL的基准频率，精度很高，不使用时不消耗电源，其设置往往要参考LPM模式的的设置；
⑤DCO （Internal digitally-controlled）内部数字控制振荡源，一般通过FLL来设置；（很有用，很重要，之后会详细讲）
Then the three clock signals from the clock source than five
①ACLK （Auxiliary clock）辅助时钟，其时钟源可由软件控制从XT1、REFOC、VLO、DCO、DCOCLKDIV、XT2里面选取。其中DCOCLKDIV是由DCO经1、2、4、8、16或者32分频得到。注意，ACLK同样可以再次被1、2、4、8、16或者32分频。
②MCLK （Master clock）主时钟，其特性与ACLK一模一样。
③SMCLK （Subsystem master clock）子系统时钟，其特性与ACLK一模一样。
The default boot on power clock case (!!!!):
ACLK：XT1（低频模式被选择为XT1CLK时钟振荡器，XT1CLK被选择为ACLK的时钟源32.768KHZ）
MCLK：DCOCLKDIV（为1.048576MHZ，DCOCLK=2.097152MHZ）
SMCLK：DCOCLKDIV（为1.048576MHZ）
If the connection pins XT1 and XT2 PXSEL not set, then the two clock sources are invalid;
REFOCLK, VLOCLK, the DCOCLK default state is available;
after the system is stable, the DCOCLK default 2.097152MHZ, FLL default 2 frequency, the frequency of the MCLK and SMCLK are 1.048576MHZ.
To configure the system to not look at the clock a bit complicated, it seems not very popular.