XINTF を介した DSP と FPGA 間の並列通信の実験プロセス (FPGA は Xiaomei ファミリーの XILINX A7 シリーズ、DSP は Puzhong ファミリーの C28335 シリーズ)
DSP と FPGA は両方とも開発ボードであり、通常の Dupont ワイヤ (16 ビット) で接続されており、ila を使用して VIVADO で信号を観察し、エミュレータを使用して DSP の変数値を観察します。XINTF の読み書きには、最初にゾーン内のアドレスを定義し、次にそのアドレスで特定の信号を定義する必要があります。変数に値が割り当てられると、書き込みシーケンスが生成されます。変数が別の変数に割り当てられるか、DMA によって転送されると、書き込みシーケンスが生成されます。自動生成される読み取りタイミング。読み書きシーケンスにおけるアドレス線とデータ線の有効期間は、この期間に従ってのみ正しく送信できることに注意してください。
DSP がデータを送信するとき、DSP 内の XINTF の書き込みタイミングを変更し、データ有効段階で FPGA で読み取ることにより、すべて 0 を送信する、すべて 1 を送信する、または 0 ～ 1024 のシーケンスを送信する 3 つの状況をテストします。 、その通りです。
ただし、DSP などの FPGA でデータを送信する場合、最初は順序ロジックを使用して DSP の rd 信号を判断して XDATA を変更しますが、結果は理想的ではなく、後で組み合わせロジックで直接テストされます。 FPGAのプログラムでは、組み合わせ論理割り当てを直接使用して=X"0000"とし、このときDSPではすべての0000を受信できます。次に、すべて 1 のテストを開始します。つまり FFFF を送信すると、DSP は非常に複雑な受信を行いますが、場合によっては FFFF になることがあります (DSP では読み取りと書き込みを生成するために 1 次元配列が使用されるため)。原因がわからず何度も試してみたところ、000Fのときだけ正解で、次の上位12ビットが1のときはさらに誤差が大きくなることが分かりました。FPGA の出力 IO があまり安定していないためかもしれません。先生のアドバイスを聞いた後、VIVADO で出力 IO をプルアップ モードに設定しますが、これは 50 Ω のプルアップ抵抗でのみ設定できます。デフォルトでは、結果はまだ理想的ではありません。
要約すると、検証作業は 2 つの開発ボード間で行われるため、ハードウェアの問題により依然として問題が発生する可能性があります。
-------------------------------------------------- -----------20230417----------------------------- ----------------- 測定したところ、2 つの開発ボード間に圧力差がある、つまり 2 つの GND 間にも圧力差があり、これも問題です開発ボードを直接構築するのは依然として危険であるため、実際に 2 つを一緒に使用する予定がある場合は、1 つのボードに共通の電源とグランドを引くことが最善です。
-------------------------------------------------- -----------20230420-------------------------------------- -------------- Puzhong 開発ボードの xintf ピンは sram チップに接続されており、そのチップ選択ピンはゾーン 7 のストローブ信号に関連付けられているため、xintf ピンがデータを送信するときfpga がデータ ラインに接続されている場合でも、対応するピンの状態を読み戻すことはできますが、fpga がデータを送信するときに、dsp がこれらのピンからデータを読み取ると、ピンは競合状態になります。 sram チップもそれに応じて有効になり、dsp と同様にデータを送信するため、後の実験現象が発生します。実際には、元のレジスタのステータスが常に読み取られます。
したがって、変更方法は、xintf インターフェイスの初期化を再構成し、zone7 領域を使用しないようにすると、xzcs7 が Low レベルを生成せず、sram チップの使用が禁止され、zone6 またはzone0 領域を使用できるようになります。
以下の実験結果は正常です。少なくとも fpga からのデータは正常に受信できます。少しタイミング エラーがあります。これは fpga と dsp の前のタイミングの問題です。もう一度調整するだけです。