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実験のトピック:
シリアルバイナリ入力に対してパリティチェックを行い、5ビット入力を検出するごとに結果を出力する同期式順序回路を設計してください。5 ビット入力の 1 の数が奇数の場合、最後のビットの時点で 1 を出力します。
Verilog コード、RTL 図、タイミング シミュレーション波形図、および対応する注意事項と指示を含む実験レポートを提出してください。
実験レポート:
パリティ回路
シリアルバイナリ入力に対してパリティチェックを行い、5ビット入力を検出するごとに結果を出力する同期式順序回路を設計してください。5 ビット入力の 1 の数が奇数の場合、最後のビットの時点で 1 を出力します。Verilog コード、RTL 図、タイミング シミュレーション波形図、および対応するメモと手順を含むラボ レポートを提出してください。1. コード