Usando FPGA para construir uma matriz de vídeo digital algumas das idéias de design e requisitos de projeto
De áudio e de vídeo digital de matriz
de matriz de vídeo de alta definição
matriz híbrido de vídeo de alta definição analógico-digital
requisitos de design, discussão programa.
Matrix Descrição
Depois de chip de conversão de vídeo de entrada de vídeo dedicada bit RGB / YUV444 / LVDS FPGA converte a entrada para os sinais de áudio e vídeo para diferença digitais Serdes, no backplane, através da troca de digitais placa de saída diferença Serdes FPGA, o FPGA através de uma reproduzido vídeo para DDR3 SDRAM após o corte da saída de vídeo para a segmentação de vídeo dedicada escalado fichas de saída e de saída, em seguida, para a exibição.
matrizes
matriz de vídeo pelo chassis, fonte de alimentação, do painel traseiro, o diferencial de bordo interruptor digital de alta velocidade, a placa de sistema (sistema de gestão encaixado), o cartão de entrada da placa de saída de vídeo de base de base de vídeo. Na interface HDMI como um exemplo, uma placa de saída de entrada cartão breve descrição. Considere a bordo compatibilidade transplante de código usando ARM CPU, FPGA não usa CPU incorporado.
A. cartões de entrada de vídeo , conversão de vídeo através de chip receptor HDMI em RGB888 / YUV422 / YUV444 / LVDS Alternativamente, FPGA inserido, a pluralidade de OSD DDRS SDRAM e o FPGA na sobreposição de vídeo, é convertido para o código de sincronização de áudio transmitido Serdes ao backplane. ARM gestão CPU bus CAN, configurações de chips de entrada HDMI confortáveis interface de vídeo, os registros internos de gerenciamento de configuração de FPGA. Atingir desentrelaçamento dimensionamento vídeo (em qualquer suporte coluna proporção 4K), cada um suportando uma pluralidade de vídeo com uma sobreposição de vídeo transparente OSD translúcido, OSD de qualquer tamanho (não maior do que o tamanho da entrada de vídeo original) cor verdadeira bitmap estática, dinâmica vídeo OSD, dinâmico no alfabeto Inglês.
B. Vídeo placa de saída , através do backplane para o FPGA Serdes decodificado em fluxos de vídeo e áudio em vídeo através FPGA DDR3 SDRAM, SDRAM DDR3 e, em seguida, ler a partir da cortada, escalado (em qualquer suporte da coluna proporção 4K), segmentação o vídeo e processamento de áudio para uma saída de vídeo para o chip HDMI é convertido em um display.
C. cartão ecrã dividido , o prato volta para reconstituir Serdes saída única entrada múltiplos do sinal escalado cortadas. número de divisão de tela está diretamente relacionada com o número de entradas de vídeo Serdes, memória DDR3 a ser ocupadas pela largura de banda do amplificador de vídeo e largura de banda estreita não conta para DDR3.
D. multi cartão de imagem em mosaico , tais como as telas de 9-3X3 tela unidade muita necessidade de splicing 9, que cada unidade de telha permite que uma pluralidade de vídeo exibido no mostrador de divisão, que por multiplexagem ecrã de vídeo na mesma 3x3 grande em qualquer lugar da tela, em qualquer nível, oclusão de roaming sobrepostas multi-tela de exibição lado a lado.
E. multi-fusão cartão de imagem , usado principalmente em emenda de fusão multi-projector, projectada sobre uma esfera, um cone, uma estrutura tridimensional, fase tridimensional, uma pluralidade de exibição de vídeo para formar uma cena de vídeo fundido movimento estereoscópico. Dividindo meio para obter a fusão, a costura, enquanto a unidade de vídeo para atingir vários trapezoidal, estiramento de almofadas em forma de, esférica, afunilada, padrão irregular, a unidade de algoritmos de rotação. Para eliminar a borda projetor brilhante banda multi-projeção.
F. vídeo FPGA interface de RGB888 / YUV422 / YUV444 / LVDS Em alternativa, os bits 8-48 paralelas, SDR / DDR 165MHz. Apoio 1.2Gbps LVDS apoio 4K_24 @ 60Hz.
O FPGA DDR3 G. a SDRAM Interface de 800MHz 32BIT 512M bytes.
H. FPGA Serdes alcançar áudio síncrono e transmissão de vídeo. Alcançar mouse USB e teclado, RS232 e outra transmissão de dados.
DDR3 dados de largura de banda, o emissor-receptor calcula uma taxa de derivado Serdes
de transferência de dados A. DDR3 , dados teórica 800M DDR3 rendimento = 800x32 25.6Gbps. Considere a alfabetização de vídeo multi-canal (leitura e escrita é CPU lenta, ignorar a leitura CPU e escrever), DDR3 atualizar automaticamente, não pode exceder 80% do uso real, não será mais do que esta instabilidade vídeo jitter. Nós calculado de acordo com os bits de clock de vídeo dot 2K_24 pouco por contagem de vídeo 2K 148.5MHz 150M, a linha é ignorada tempo de campo de retorno, tendo em conta a memória de vídeo para o segmento, alinhado por 32 150x32 = 4.8Gbps, (25,6 / 4,8 ) x0.8 = 4,3. Na nossa aplicação prática 800M DDR3 geralmente implementadas vias de entrada e de saída de 32 bits 2 2 vias de vídeo 2K @ 60 @ 2K 60 de vídeo.
questões de largura de banda B. DDR3 , multi-tela e emenda de fusão multi-screen enfrentando o mesmo problema. Grande vídeo escalado após o corte, uma vez que o FPGA FIFO interno / recursos de RAM Douzhu impossível, mesmo muito pequeno quadro, quando a necessidade de ampliar o bolso começando DDR3 SDRAM, DDR3 que ocupam a largura de banda-escrevendo leitura. Neste tipo de placa de expansão celular para a entrada de vídeo dos grandes, o número de cartões a ser considerado Serdes, o número do FPGA Serdes, mas também considerar a largura de banda de memória DDR3 SDRAM. Ao fazer vídeo alongamento, algoritmo de rotação será ocupada DDR3 SDRAM largura de banda.
C. Serdes taxa de transferência de dados , o qual é o nosso matriz de dados mais crítico, quanto maior melhor. Como usar contenção na prática, backplane Crosspoint Switches, Serdes a taxa do FPGA, então o fator preço interferir com nossas escolhas.
常见的视频的数据带宽，忽略音频数据。 原始流 8B10B 64B66B
a：1920x1080_24bit@60Hz 1920x1080x24x60= 2.99Gbps 3.74Gbps 3.08Gbps
b：1920x1200_24bit@60Hz 1920x1200x24x60= 3.32Gbps 4.15Gbps 3.42Gbps
c：3840x2160_24bit@30Hz 3840x2160x24x30= 5.97Gbps 7.46Gbps 6.16Gbps
d：3840x2160_24bit@60Hz 3840x2160x24x60= 11.94Gbps 14.93Gbps 12.31Gbps
D. Serdes comum acordo . Queremos transferir uma grande quantidade de dados na Serdes, vídeo, dados áudio, controle também pode ter USB, 232, Ethernet e assim por diante. Considere características Serdes AC, não muito longo 0 e 1, que normalmente escolher um protocolo para uso.
- protocolo 8B10B , Ethernet, PCI-E Com este acordo, muito madura e amplamente utilizado. No entanto, há uma falha fatal, 8/10 = 0,8 eficiência de codificação é demasiado baixa
, a perda de 20% da largura de banda. - Protocolo 3G-SDI , 3G-SDI usa transmissão direta sofisticado de áudio e vídeo, é uma proposta muito boa, o próprio acordo está transmitindo o vídeo e sistema de transmissão de áudio, existem muitos fabricantes da matriz são baseados no acordo. Desvantagens também são óbvias, o vídeo só pode suportar 1080p60 422 / 10bit. Exigindo 1920x1200 @ 60 ou reivindicação 24 bits de cores, YUV444 críticos e exigentes usuários não é fácil de usar.
- protocolo 64B66B , o protocolo Gigabit Ethernet usando muito sofisticado, de alta codificação ódio eficiência 64/66 = 0,97, para conseguir mais complexo de codificação, os fabricantes de chips FPGA geralmente requerem apoio.
- NRZ código criptográf ico , o seu protocolo de encapsulamento. Referência pode ser empregado protocolo NRZ SDI subjacente código criptográfico, e, em seguida, definir suas próprias palavras-chave protocolo Decapsulation. Alta demanda por programadores, leva muito tempo para trocar grandes quantidades de dados para verificar a confiabilidade do protocolo define a si mesmo.
Interruptores de pontos de cruzamento de selecção de chips de comutação digital de alta velocidade diferencial
A partir da taxa de Serdes análise acima, nossos chips diferenciais da taxa de câmbio tem que escolher um mínimo de 3.125Gbps, 2K @ 60P vídeo suporte de comutação sem bloqueio não-destrutivos. Considere o desenvolvimento atual de 4K @ 30 vídeo em breve, TVs casa, monitores e até mesmo telefones celulares chegou a uma resolução 4K, devemos considerar compatível 4K @ entrega lossless 30 / 4K @ 60 no início do projeto. consideração de longo prazo da eleição proposta de 6.25Gbps Crosspoint Switches. Tal uso de uma única maneira diferencial 4K @ 30 o sinal de vídeo, pode ser transmitido para os produtos auxiliares 4K @ transceptor óptico 30 é também directamente a partir da placa de fundo. Vídeo no futuro 4K @ 60 emprega dois pares diferenciais de transmissão.
fábrica conectado
https://www.macom.com/crosspoint
https://www.semtech.com/products/broadcast-video/crosspoints
https://www.microsemi.com/product-directory/signal-integrity/3579-digital-crosspoint-switches
https://www.analog.com/cn/products/switches-multiplexers/digital-crosspoint-switches.html
selecção FPGA
os designers FPGA optar por ver disponíveis mão recurso de código, a seleção taxa Serdes, a taxa de DDR3 SDRAM, interno FPGA FIFO / número RAM de blocos, o número de DSP FPGA interno (escala de vídeo e algoritmos de alongamento exigem grande unidade de suporte DSP) . esquema normalmente vídeo matriz em 3.125Gbps 2K @ 60, seleccionados a partir de muitos fabricantes Malha ECP3. Usado para apoio 4K @ esquema de matriz de vídeo de 30 6.25Gbps atual Xilinx ARTIX-7 é a minha escolha recomendada.
Cartão de controle do sistema
Considere-se agora a necessidade matriz ter portas de entrada e saída da função de visualização de vídeo, deve haver uma h.264 cartão de controlador de sistema / Jpeg codificado capacidades de vídeo. Huawei Hass sugeriu o uso de CPU, o sistema operacional usado Linux / Android.
módulo de vídeo escala FPGA
Adjacente ao suporte, linear, algoritmo de interpolação cúbica, o apoio relógio módulo escala 166M único máximo (apoio 1080p60), dois ou mais módulos podem ser implementados em escala paralela 4K @ 30 / 4K @ 60. colunas de suporte do que qualquer escala. Amplificador de vídeo a ser ocupado largura de banda de memória DDR3, DDR3 não leva em conta a largura de banda reduzida.
Pontos principais:
A. 3 tipos de interpolações de FPGA implementação do algoritmo de vídeo escala. (Vizinho interpolação, interpolação bilinear, interpolação bi-cúbico vezes integrais rolo)
B. CPU de vídeo multi-canal para ler e escrever e ler o mesmo conjunto de DDR3 SDRAM arbitragem alcançar.
dados C. Serdes codec implementado transmissão de áudio e vídeo e recepção.
D. Fusão de vídeo da placa de vídeo do desenho algoritmo de implementação.
E. algoritmo de rotação ângulo arbitrário implementado vídeo.
F. para desenvolver e implementar protocolo de comunicação de canal de multi-CAN, entre as placas.
resumo:
A. Na matriz de vídeo requisitos do utilizador 2K não é crítico, o uso 3.125Gbps Serdes FPGA + 3.125Gbps Crosspoint Switches pode alcançar custo muito elevado do produto de matrizes (ESTRUTURA ECP3 FPGA possui um bom). (Licitação e compra, parâmetros técnicos da matriz de requisitos mais rigorosos, não recomenda o uso do programa)
B. Apoio 2K matriz de vídeo de 1920x1200 @ 60, ou usando ESTRUTURA ECP5 FPGA Xilinx ARTIX-7 FPGA + 3.5Gbps Crosspoint Switches.
C. Um único Serdes vídeo suporte matriz 4K @ 30, usando o XILINX ARTIX-7 FPGA + 6.25Gbps Crosspoint Switches.
D. Individual Serdes suporte de vídeo matriz 4K @ 60, usando o XILINX KINTEX-7 FPGA + 12.5Gbps Crosspoint Switches.
taxa do multiplexer esquema de transmissão Serdes pode reduzir Crosspoint E. amostragem Switches 4K requisitos.
Histórias de Sucesso:
A. Um cartão de matriz de entrada de base 2K @ 60 desenho, utilizando dois XILINX ARTIX-7 XC7A75T-2 FPGFA GTP (6.25Gbps) + 2 grupo DDR3_800MHz @ 32BIT + 4 + 1 folha ADV7611 folha ARM_CPU, 4 HDMI placa de entrada realizado. Alcançar desentrelaçamento escalonamento de vídeo (em qualquer suporte relação coluna 4K), cada suporte de três transparente vídeo OSD sobreposição translúcida com o vídeo, OSD de qualquer tamanho (não maior do que o tamanho da entrada de vídeo original) cor verdadeira bitmap estático, dinâmico vídeo OSD, dinâmico no alfabeto Inglês.
B. básica matriz 2K @ design de cartão 60 O, utilizando dois XILINX ARTIX-7 XC7A75T-2 FPGFA GTP (6.25Gbps) + 2 grupo DDR3_800MHz @ 32BIT + 4 + 1 folha ADV7513 folha ARM_CPU, para atingir 4 HDMI placa de saída. gradiente de comutação sem costura, de congelamento de imagens, costura e outras funções de ecrã único desentrelaçamento. sinal de apoio 2K 4K Serdes é reduzido ou cortado em exibição 2K entrada parcial.
C. Matriz de placa de saída 30 @ 4K concepção básica, usando dois XILINX ARTIX-7 XC7A75T-2 FPGFA GTP (6.25Gbps) + 2 grupo DDR3_800MHz @ 32BIT + 2 + 1 folha SiI9136-3 folha ARM_CPU, para atingir 2-maneira 4K @ 30 HDMI placa de saída. gradiente de comutação sem costura, de congelamento de imagens, costura e outras funções de ecrã único desentrelaçamento. Apoiar 2K / 4K Serdes mostrar sinais de entrada.
D. matriz design de cartão 4K @ 30 Uma base de entrada, usando dois XILINX ARTIX-7 XC7A75T-2 FPGFA GTP (6.25Gbps) + 2 grupo DDR3_800MHz @ 32BIT + 2 + 1 folha ADV7619 folha ARM_CPU, para atingir 2-maneira 4K @ 30 HDMI inserir o cartão. Alcançar desentrelaçamento escalonamento de vídeo (em qualquer suporte relação coluna 4K), cada suporte de três transparente vídeo OSD sobreposição translúcida com o vídeo, OSD de qualquer tamanho (não maior do que o tamanho da entrada de vídeo original) cor verdadeira bitmap estático, dinâmico vídeo OSD, dinâmico no alfabeto Inglês.
E. cartão multifuncional 4K @ design de 30 matriz, a utilização de dois XILINX ARTIX-7 XC7A200T-2 FPGFA GTP (6.25Gbps) + 8 @ grupo DDR3_800MHz 32BIT + 2 + 1 folha SiI9136-3 folha ARM_CPU, para atingir 2-maneira 4K @ 30 saída HDMI.
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a) 2-maneira, a saída 4K @ 30 / @ 60 2K HDMI. Cada saída de entrada atingir 8-16 2K 4K dividida ou 4-8 divididas placa de entrada (um visor capaz de exibir uma posição arbitrária, tamanho, nível estrada 2K 8-24 exibição de vídeo sobreposta).
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b) 2-maneira, a saída 4K @ 30 / @ 60 2K HDMI. Cada saída de entrada atingir 2K 8-16 ou 4-8 divididas placa de entrada splicing 4K (NxN um grande ecrã pode ser qualquer posio, tamanho, nível de 24/08 de roaming sobreposição canal de exibição de vídeo 2K).
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c) 2-maneira, a saída 4K @ 30 / @ 60 2K HDMI. Cada saída de entrada implementado 4-8 dividido 2K ou 4K entrada 4 cartão de fusão (s projectada esférica superfície afunilada, de fusão de superfície irregular, de modo a formar uma dinâmica modelação tridimensional).
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d) o vídeo de saída de interface substituível único chip multifuncional saída 4K @ 60.
protocolo F. Serdes 64B66B empregue, a taxa de 6.25Gbps.
G. Crosspoint Switches usando ADN4612, M21148, M21167.
H. cartões de usar um sistema de controle ordinário da ARM, apenas a gestão, não fez a pré-visualização de vídeo.
I. planejado fazer, mas não há é introduzida. Hass CPU + FPGA feita usando o cartão de código 2K / 4K, decodificador cartão, vídeo cartão matriz de pré-visualização.
Interessado pode contactar-me para mais discussões técnicas, nenhuma tecnologia de áudio e vídeo com base em não perturbar.
E-mail: [email protected]
