설명하다
Intel® Quartus® Prime Professional Edition 소프트웨어 23.4 이하의 문제로 인해 Intel Agilex® 5 LVDS SERDES IP 내의 *c2p_fa_div_clk_** 클럭에 대한 정적 타이밍 제약 조건이 올바르게 생성되지 않을 수 있습니다.
이 문제는 Intel Agilex® 5 LVDS SERDES IP가 RX DPA-FIFO 모드 또는 RX 소프트 CDR 모드에서 4바이트를 초과하여 구성되고 관련 TX 채널을 구현할 때 발생합니다.
경고(332087): 이 클럭 할당에 대한 마스터 클럭을 내보낼 수 없습니다. 시계: *|core|arch_inst|c2p_fa_div_clk_** 생성되지 않았습니다.
해결책
이 문제를 해결하려면 해결 방법이 필요합니다. lvds_intel_lvds_core10_ph2_191_*.sdc 파일에서 다음을 교체합니다.
intel_lvds_create_generated_clock \
-source [intel_lvds_get_clock_source “$c 2p_fa_gen_clk”] \
-divide_by 2 \
-duty_cycle 50 -阶段 0 \
-name “${lvds_instance_name}|c2p_fa_div_clk_${byte}” -target “${c2p_fa_gen_clk}”
与
设置master_clock “ ”
set all_clocks [get_clocks -nowarn -of_objects [get_registers $c 2p_fa_gen_clk]]
foreach_in_collection clk $all_clocks { 设置clk_name [get_clock_info -name称$clk] if {（[string first $lvds_instance_name $clk_name] ！= -1) && （[string 첫 번째 “fclk0” $clk_name] ！= -1)} { 设置 master_clock $clk_name打破} } intel_lvds_create_generated_clock \ -source [intel_lvds_get_clock_source “$c 2p_fa_gen_clk”] \ -divide_by 2 \ -duty_cycle 50 -阶段 0 \ -name “${ lvds_instance_name}|c2p_fa_div_clk_${byte}" -target "${c2p_fa_gen_clk}" \ -master_clock $master_clock
이 문제는 Intel® Quartus® Prime Professional Edition 소프트웨어의 향후 릴리스에서 수정될 예정입니다.
12/21 기록