説明する
インテル® Quartus® Prime プロフェッショナル・エディション ソフトウェア 23.4 以前の問題により、インテル Agilex® 5 LVDS SERDES IP 内の *c2p_fa_div_clk_** クロックの静的タイミング制約が正しく生成されない可能性があります。
この問題は、インテル Agilex® 5 LVDS SERDES IP が RX DPA-FIFO モードまたは RX ソフト CDR モードで 4 バイトを超えるように構成され、関連する TX チャネルを実装している場合に発生します。
警告 (332087): このクロック割り当てのマスター クロックはエクスポートできません。クロック: *|core|arch_inst|c2p_fa_div_clk_** 作成されていません。
解決
この問題を解決するには、回避策が必要です。lvds_intel_lvds_core10_ph2_191_*.sdc ファイルで、以下を置き換えます。
intel_lvds_create_generated_lock \
-source [intel_lvds_get_ Clock_source “$c 2p_fa_gen_clk”] \
-divide_by 2 \
-duty_cycle 50 -阶段 0 \
-name “${lvds_instance_name}|c2p_fa_div_clk_${byte}” -target “${c2p_fa_gen_clk}”
と
設定マスタークロック “ ”
set all_locks [get_locks -nowarn -of_objects [get_registers $c 2p_fa_gen_clk]]
foreach_in_collection clk $all_locks { 設定clk_name [get_ Clock_info -名前$clk] if {（[string first $lvds_instance_name $clk_name] ！= -1） && （[string]最初の “fclk0” $clk_name] ！= -1）} { 设置 master_ Clock $clk_name打破} } intel_lvds_create_generated_ Clock \ -source [intel_lvds_get_ Clock_source “$c 2p_fa_gen_clk”] \ -divide_by 2 \ -duty_cycle 50 -阶段 0 \ -name “${ lvds_instance_name}|c2p_fa_div_clk_${byte}" -target "${c2p_fa_gen_clk}" \ -master_ Clock $master_ Clock
この問題は、インテル® Quartus® Prime プロフェッショナル・エディション ソフトウェアの将来のリリースで修正される予定です。
12/21の記録