Error durante el análisis y síntesis de FPGA Verilog: Error (10029): controlador constante en state_machine_pkt_top.v (144)

Al analizar y sintetizar el programa Verilog, el mensaje de error es el siguiente:

Error (10028): no se pueden resolver varios controladores constantes para net "data_cnt [15]" en state_machine_pkt_top.v (160)
Error (10029): controlador constante en state_machine_pkt_top.v (144)
Error (10028): no se puede resolver múltiples controladores constantes para net "data_cnt [14]" en state_machine_pkt_top.v (160)
Error (10028): No se pueden resolver múltiples controladores constantes para net "data_cnt [13]" en state_machine_pkt_top.v (160)
..... .

Razón: emitir la misma señal en dos bloques siempre provocará un conflicto de señal.

           No se permite asignar la misma señal en múltiples procesos; de lo contrario, es de múltiples unidades.

           El paralelismo de procesos determina que múltiples procesos pueden asignar valores al mismo objeto.

       

Solución: escriba la misma señal en un bloque siempre.

En este momento, el análisis y la síntesis no reportarán errores.

 

 

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