Error en la simulación de Verilog con Modelsim: la creación de instancias de 'u_state_machine_pkt_top' ha superado el límite de profundidad de recursividad

错误 信息 : La creación de instancias de 'u_state_machine_pkt_top' superó el límite de profundidad de recursividad de 200.

                 (La instanciación de "u_state_machine_pkt_top" ha superado el límite de profundidad de recursividad de 200).

Motivo: el nombre del módulo del archivo de prueba es el mismo que el nombre del módulo del archivo instanciado, lo que da como resultado un bucle anidado infinito y una profundidad de recursión infinita. Como se muestra abajo.

Solución: cambie el nombre del módulo del archivo de prueba a algo diferente del nombre del módulo instanciado, y estará bien.

La cifra revisada es la siguiente:

 

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