FPGA Verilog 编译 时 警告 Advertencia (10230): valor truncado con tamaño 32 para que coincida con el tamaño del objetivo (3)

Advertencia completa:

Advertencia (10230): advertencia de asignación de Verilog HDL en digital_clock.v (75): valor truncado con tamaño 32 para que coincida con el tamaño del objetivo 

la razón:

Al escribir programas de conteo de Verilog, muchas personas o muchos tutoriales escriben así:

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt <= 0;
    end
    else if(add_cnt)begin
        if(end_cnt)
            cnt <= 0;
        else
            cnt <= cnt + 1;
    end
end

El 1 en cnt <= cnt + 1; no especifica el ancho de bits, el sistema asignará automáticamente un ancho de bits de 32 bits, lo que desperdiciará recursos, por lo que el compilador lo advertirá.

resolver:

Escríbalo como cnt <= cnt + 1'b1;

Después del cambio:

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt <= 0;
    end
    else if(add_cnt)begin
        if(end_cnt)
            cnt <= 0;
        else
            cnt <= cnt + 1'b1;
    end
end