Advertencia de análisis y síntesis de FPGA Verilog: Advertencia (12241): 1 jerarquías tienen advertencias de conectividad; consulte Conectividad

consideración:

Advertencia (12241): 1 jerarquías tienen advertencias de conectividad; consulte la carpeta de informes Verificaciones de conectividad

Proceso de resolución:

Al ver esta advertencia, no pude ubicar dónde ocurrió el problema. Lo encontré en Internet y lo ubiqué de la siguiente manera:

En el informe de compilación, seleccione la ubicación como se muestra en la figura siguiente para saber dónde aparece.

La aparición de la palabra "jerarquías" es básicamente un problema de instanciación de módulos. Durante la instanciación general, esta advertencia se emitirá si alguna conexión no se dibuja , no está conectada o el ancho de bits no coincide . Puede encontrarlo localizándolo en el archivo de creación de instancias u observando la vista RTL, ¡pero no es tan fácil de encontrar para un proyecto grande!

Como puede ver en la figura, mi problema es que la señal usedw tiene un total de 6 bits, de los cuales usedw [5: 1] no se abre en abanico, es decir, no hay cable conductor. Mire el código, porque el ancho de bits usado es de 6 bits y el ancho de bits se define como 1 bit cuando se define.

 

 

 

 

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