Was ist virtuelles Ein- und Ausgabe-Debugging?
Das virtuelle FPGA-Ein- und Ausgabe-Debugging-Tool ist ein anpassbarer IP-Kern, der zur Überwachung und Steuerung interner FPGA-Signale in Echtzeit verwendet werden kann.
Es spielt eine wichtige Rolle im FPGA-Design- und Debugging-Prozess und kann Designern dabei helfen, die Korrektheit und Leistung des Designs schnell zu überprüfen und den Designiterations- und Optimierungsprozess zu beschleunigen. Gleichzeitig können dadurch auch die Belegung von Hardwareressourcen und der Verbrauch an Entwicklungszeit reduziert und die Effizienz der gesamten Systementwicklung verbessert werden.
Die Anzahl und Breite der Ein- und Ausgangsports können an FPGA-Designs angepasst werden. Da der IP-Kern mit dem überwachten und gesteuerten Design synchronisiert ist, gelten die für das Design geltenden Taktbeschränkungen auch für die Elemente innerhalb des IP-Kerns.
Lösungen für verschiedene FPGAs
Xilinx wird als Virtual Input Output (VIO)-Kern bezeichnet.
Ein ähnliches Tool in Altera ist der In-System Sources and Probes Editor (ISSP).
In diesem Artikel wird hauptsächlich die Verwendung des In-System Sources and Probes Editor (ISSP) vorgestellt.
Schritte zur Verwendung
Diese Beschreibung basiert auf der Quartus21-Version.
1 Erstellen Sie ein FPGA-Projekt und importieren Sie die V-Datei.
2 Doppelklicken Sie, um In-System Sources and Probes Intel FPGA IP in Tools->IP Catalog->Library auszuwählen
3 Geben Sie „Neue IP-Variante“ ein, erstellen Sie eine neue ISSP-IP und nennen Sie sie issp1 (Sie können sie entsprechend Ihren Anforderungen benennen).
4 Ändern Sie die Parameterwerte von Sonde und Quelle. Sie können die maximale Breite auf 512 Bit festlegen. In diesem Beispiel sind die Einstellungswerte beide 5. Klicken Sie auf HDL generieren
5 Klicken Sie auf „Generieren -> Instanziierungsvorlage anzeigen, um Beispiel-HDL zu generieren“ und klicken Sie auf „Kopieren“.
6 Anschließend können Sie die neu erstellte issp1.ip auf der Seite „Projektnavigationsdateien“ sehen.
7 Fügen Sie das kopierte Beispiel in die Projekt-V-Datei ein
Quelle ist ein Register, das eine externe Eingabesteuerung erfordert
Probe ist das Register, das die Ausgabe erfassen muss
8 Kompilieren Sie das FPGA-Projekt und generieren Sie die Download-Datei.
9. Wählen Sie im Menü Extras -> Editor für systeminterne Quellen und Sonden aus, um das Tool „Editor für systeminterne Quellen und Sonden“ zu öffnen.
10 Wählen Sie rechts die entsprechende Hardware und das entsprechende Gerät für JTAG aus, wählen Sie die generierte Soft-Datei aus und klicken Sie auf die Schaltfläche „Herunterladen“.
11 Nachdem der Download abgeschlossen ist, wird das generierte In-System Sources and Probes Editor-Signal automatisch geladen.
Klicken Sie auf die Daten der Quelle, geben Sie den Registerwert ein, den Sie schreiben möchten, hier ist er auf 4 eingestellt, und klicken Sie auf der Tastatur auf die Eingabetaste, um die Eingabe zu bestätigen.
12 Beachten Sie, dass die Daten des Probe immer noch 5 sind, was beim letzten Mal gelesen wurde. Klicken Sie auf die Schaltfläche Instanzmanager -> Probedaten lesen und Sie können sehen, dass sich die Daten in 4 geändert haben.
An dieser Stelle ist die Einführung in die Verwendung von ISSP abgeschlossen. Freunde in Not können es gerne abholen und weiterleiten.