Verilog用Modelsim仿真时错误：Instantiating 'u_state_machine_pkt_top' has exceeded the recursion depth limit
错误信息：Instantiating 'u_state_machine_pkt_top' has exceeded the recursion depth limit of 200. （实例化“ u_state_machine_pkt_top”已超过递归深度限制200。）原因：测试文件的模块名和实例化文件模块名一样，造成嵌套死循环，递归深度无限大。如下图所示...
使用UltraEdit25.20.0.88进行Verilog语言编辑配置方式（详细）
UltraEdit版本为25.20.0.88，其他版本也适用。1：下载Verilog的语法高亮文件。即可支持相应的语言编辑，关键字将用不同色彩标出。可以到官方网站去下载，包括上百种语法文件，我想应该都能满足大家的需要吧！https://www.ultraedit.com/downloads/extras/wordfiles.html也可以从下方链接中下载，已被设置过，可跳过2,3,4步骤...
QuartusII 13.1 和 Modelsim添加外部编辑器GVIM、Notepad++、UltraEdit等
首先你的电脑上安装了外部编辑器，例如GVIM、Notepad++或者UltraEdit等，知道安装路径。这里我提供GVIM、Notepad++或者UltraEdit几个我自己用的编辑器下载安装链接：https://download.csdn.net/download/qq_33231534/12245896QuartusII 13.1添加外部编辑器1. 打开QuartusII 13.1软件，...
FPGA Verilog编译时警告Warning (10230): truncated value with size 32 to match size of target (3)
完整警告：Warning (10230): Verilog HDL assignment warning at digital_clock.v(75): truncated value with size 32 to match size of target原因：在写Verilog的计数程序时，很多人或者很多教程都是这样写：always @(posedge clk or neg...
VIM里常用操作命令
1、复制1）单行复制在命令模式下，将光标移动到将要复制的行处，按“yy”进行复制；2）多行复制 在命令模式下，将光标移动到将要复制的首行处，按“nyy”复制n行；其中n为1、2、3……【yy】 复制光标所在的那一行【nyy】 复制光标所在的向下n行2、粘贴在命令模式下，将光标移动到将要粘贴的行处，按“p”进行粘贴【p,P】 p为将已经复制的数据在光标下一行粘贴；P为将已经复制的数...
FPGA Verilog编译报错：Number of processors has not been specified which may cause overloading on shared
错误信息：FPGA在写Verilog时编译报错，具体错误信息如下：Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in y...
Modelsim仿真时自动优化出不来波形
在对Verilog代码用Modelsim仿真时，Modelsim自动优化出不来波形如下仿真时信息：vsim work.SDRAM_interface_tb# vsim # Start time: 14:57:38 on Mar 28,2020# ** Note: (vsim-8009) Loading existing optimized design _opt# # Load...
FPGA SDRAM接口设计（一）
SDRAM简介：同步动态随机存取内存（synchronous dynamic random-access memory，简称SDRAM）是有一个同步接口的动态随机存取内存（DRAM），可以实现数据的存储和读取。这里主要注意的是同步、动态、随机。同步：SDRAM有一个同步接口，在响应控制输入前会等待一个时钟信号，这样就能和计算机的系统总线同步。这个词在FPGA中经常遇到，体现了SDRAM必须...
FPGA USB串口通信（一）
目录一、Uart串口原理1.串口通信协议简介2.串口的物理层和协议层2.1物理层2.2协议层二、实验平台三、实验要求四、设计输入五、仿真测试六、下板测试一、Uart串口原理1.串口通信协议简介串行接口简称串口，也称串行通信接口或串行通讯接口（通常指COM接口），是采用串行通信方式的扩展接口。串行接口（Serial Interface）是指数据一...
FPGA USB串口通信（二）结束
目录四、设计输入五、仿真测试六、下板测试1.PC向FPGA发送数据2.FPGA向PC发送数据四、设计输入如图所示思维导图，其中包含设计的状态、功能设计、以及信号设计，根据此设计，写出代码。1.主模块：例化按键模块/*************串口通信********************/module serial_port( input ...
FPGA Verilog分析综合时警告：Warning (12241): 1 hierarchies have connectivity warnings - see the Connectivity
警告：Warning (12241): 1 hierarchies have connectivity warnings - see the Connectivity Checks report folder解决过程:看到这个警告，定位不到哪里出现问题，从网上找了下，定位如下:在编译报告上，选择如下图位置，便可以知道，出现在什么地方了。出现“hierarchies”这个词基...
Verilog的$readmemb和$readmemh简介和使用
$readmemx的格式：$readmemb("<数据文件名>",<存贮器名>)$readmemb ("<数据文件名>",<存贮器名>,<起始地址>）$readmemb ("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>)$readmemh("<数据文件名>",<存贮器名>)$readmemh("<数据文件名>",<存贮器名>.
FPGA verilog 警告：复位中的陷阱
今天在写I2C接口，分析和综合代码时，出现了一个以前没见过或者很少见的警告，这里记录一下：先看代码：//设备地址always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin device_addr_a <= {4'b1010,device_addr,1'b0}; end else if(wr_flag) begin device_addr_a <= {4'b1
基于FPGA的I2C通信（一）
一、I2C通信协议1.I2C总线介绍I2C总线是由Philips公司开发的一种简单、双向二线制同步串行总线。它只需要两根线即可在连接于总线上的器件之间传送信息。主器件用于启动总线传送数据，并产生时钟以开放传送的器件，此时任何被寻址的器件均被认为是从器件．在总线上主和从、发和收的关系不是恒定的，而取决于此时数据传送方向。如果主机要发送数据给从器件，则主机首先寻址从器件，然后主动发送数据至从器件，最后由主机终止数据传送；如果主机要接收从器件的数据，首先由主器件寻址从器件．然后主机接收从器件发送的数据
基于FPGA的I2C通信（二）
目录三、I2C协议的FPGA实现1. I2C接口设计2. 仿真验证本专题EEPROM读写系统（在下一篇博客讲解，包含本篇内容）整体功能实现的工程下载链接如下：三、I2C协议的FPGA实现上一篇博客对I2C总线协议进行了大体的讲解，以及对I2C总线器件EEPROM（AT24C64）读写时序进行详细阐述，下边就要对EEPROM器件在FPGA上如何进行读写，以及接口设计和调试系统进行具体叙述。本实验平台使用的是小梅哥的AC620开发板，FPGA芯片是cyclone IV EP4...
FPGA 串口通信（补）——通用模块
目录FPGA串口通信1.串口接收模块2. 串口发送模块FPGA串口通信前面写的串口通信模块，没有通用性，这里写一个可以通用的串口模块，但凡以后需要串口通信的，就可以直接拿过来用。1.串口接收模块表：串口接收模块接口列表 信号名称 I/O 位数 功能描述 clk I 1 系统时钟50MHz rst_n I 1 系统复位 rs232_tx I 1 串口串行数据发送数据口 baud_set...
xilinx vivado 2019 驱动问题,Connecting to hw_server url TCP:localhost:3121,jtag连接不上
问题：在对vivado2019.2软件中烧写比特流时，打开硬件目标找不到JTAG，open target连接不上，显示信息为：INFO: [Labtools 27-2285] Connecting to hw_server url TCP:localhost:3121INFO: [Labtools 27-3415] Connecting to cs_server url TCP:localhost:3042解决方法：一般情况下是因为Vivado的驱动没有安装好，只需要将驱动安装上即可，路
Sublime与Verilog的不为人知的秘密
1、SublimeText3简单介绍1.1收费问题Sublime虽然名义上收费，但是官方支持无限试用，如果弹窗提示你支付，关了就好，所以等于免费。1.2兼容性Sublime支持跨平台，同时支持Windows、Linux、Mac OS X等操作系统。目前使用中没有碰到过兼容性问题。1.3功能性Sublime具有漂亮的用户界面和强大的功能，例如代码缩略图，Python的插件，代码段等。还可自定义键绑定，菜单和工具栏。相关增强功能通过插件的方式进行增加，扩展性很强。其他更加强大的编辑器，功
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