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一、SPI总线
简介
串行外围设备接口SPI总线技术是Motorola公司推出的一种同步串行接口。SPI总线是一种三线同步总线，因其硬件功能很强，所以，与SPI有关的软件就相当简单，使CPU有更多的时间处理其他事务。
SPI是一个全双工的串行接口。它设计成可以处理在一个给定总线上多个互连的主机和从机。在一定数据传输过程中，接口上只能有一个主机和一个从机能够通信。在一次数据传输中，主机总是向从机发送一个字节数据，而从机也总是向主机发送一个字节数据。
它只需四条线就可以完成MCU与各种外围器件的通讯，这四条线是：串行时钟线（CSK）、主机输入/从机输出数据线（MISO）、主机输出/从机输入数据线（MOSI）、低电平有效从机选择线CS。这些外围器件可以是简单的TTL移位寄存器，复杂的LCD显示驱动器，A/D、D/A转换子系统或其他的MCU。当SPI工作时，在移位寄存器中的数据逐位从输出引脚（MOSI）输出（高位在前），同时从输入引脚（MISO）接收的数据逐位移到移位寄存器（高位在前）。发送一个字节后，从另一个外围器件接收的字节数据进入移位寄存器中。主SPI的时钟信号（SCK）使传输同步。其典型系统框图如下图所示。
API函数
SPI软件函数包括模块如下：
函数的作用框图如下：
SPI的主要特点
• 可以同时发出和接收串行数据；
• 可以当作主机或从机工作；
• 提供频率可编程时钟；
• 发送结束中断标志；
• 写冲突保护；
• 总线竞争保护等。
SPI 模块为了和外设进行数据交换，根据外设工作要求，其输出串行同步时钟极性和相位可以进行配置，时钟极性（CPOL）对传输协议没有重大的影响。如果 CPOL=0，串行同步时钟的空闲状态为低电平；如果CPOL=1，串行同步时钟的空闲状态为高电平。时钟相位（CPHA）能够配置用于选择两种不同的传输协议之一进行数据传输。如果CPHA=0，在串行同步时钟的第一个跳变沿（上升或下降）数据被采样；如果CPHA=1，在串行同步时钟的第二个跳变沿（上升或下降）数据被采样。SPI主模块和与之通信的外设音时钟相位和极性应该一致。
二、IIC总线
简介
IIC总线由Philips公司推出，是近年来在微电子通信控制领域广泛采用的一种新型总线标准。它是同步通信的一种特殊形式，具有接口线少、控制方式简化、器件封装形式小、通信速率较高等优点。在主从通信中，可以有多个I2C总线器件同时接到IIC总线上，通过地址来识别通信对象。
IIC 总线通过2根线——串行数据线(SDA)和串行时钟线(SCL)——连接到总线上的任何一个器件，每个器件都应有一个唯一的地址，而且都可以作为一个发送器或接收器。此外，器件在执行数据传输时也可以被看作是主机或从机
I2C总线特点
IIC总线最主要的优点是其简单性和有效性。由于接口直接在组件之上，因此IIC总线占用的空间非常小，减少了电路板的空间和芯片管脚的数量，降低了互联成本。总线的长度可高达25英尺，并且能够以10Kbps的最大传输速率支持40个组件。I2C总线的另一个优点是，它支持多主控(multimastering)， 其中任何能够进行发送和接收的设备都可以成为主总线。一个主控能够控制信号的传输和时钟频率。当然，在任何时间点上只能有一个主控
IIC总线工作原理
总线的构成及信号类型
I2C总线是由数据线SDA和时钟SCL构成的串行总线，可发送和接收数据。在CPU与被控IC之间、IC与IC之间进行双向传送，最高传送速率100kbps。各种被控制电路均并联在这条总线上，但就像电话机一样只有拨通各自的号码才能工作，所以每个电路和模块都有唯一的地址，在信息的传输过程中，I2C总线上并接的每一模块电路既是主控器（或被控器），又是发送器（或接收器），这取决于它所要完成的功能。CPU发出的控制信号分为地址码和控制量两部分，地址码用来选址，即接通需要控制的电路，确定控制的种类；控制量决定该调整的类别（如对比度、亮度等）及需要调整的量。这样，各控制电路虽然挂在同一条总线上，却彼此独立，互不相关。
I2C总线在传送数据过程中共有三种类型信号， 它们分别是：开始信号、结束信号和应答信号。
开始信号：SCL为高电平时，SDA由高电平向低电平跳变，开始传送数据。
结束信号：SCL为低电平时，SDA由低电平向高电平跳变，结束传送数据。
应答信号：接收数据的IC在接收到8bit数据后，向发送数据的IC发出特定的低电平脉冲，表示已收到数据。CPU向受控单元发出一个信号后，等待受控单元发出一个应答信号，CPU接收到应答信号后，根据实际情况作出是否继续传递信号的判断。若未收到应答信号，由判断为受控单元出现故障。
总线基本操作
I2C规程运用主/从双向通讯。器件发送数据到总线上，则定义为发送器，器件接收数据则定义为接收器。主器件和从器件都可以工作于接收和发送状态。 总线必须由主器件（通常为微控制器）控制，主器件产生串行时钟（SCL）控制总线的传输方向，并产生起始和停止条件。SDA线上的数据状态仅在SCL为低电平的期间才能改变，SCL为高电平的期间，SDA状态的改变被用来表示起始和停止条件。
控制字节
在起始条件之后，必须是器件的控制字节，其中高四位为器件类型识别符（不同的芯片类型有不同的定义，EEPROM一般应为1010），接着三位为片选，最后一位为读写位，当为1时为读操作，为0时为写操作。
写操作
写操作分为字节写和页面写两种操作，对于页面写根据芯片的一次装载的字节不同有所不同。
读操作
读操作有三种基本操作：当前地址读、随机读和顺序读。图4给出的是顺序读的时序图。应当注意的是：最后一个读操作的第9个时钟周期不是“不关心”。为了结束读操作，主机必须在第9个周期间发出停止条件或者在第9个时钟周期内保持SDA为高电平、然后发出停止条件。
注意的事项总结
1）、严格按照时序图的要求进行操作，
2）、若与口线上带内部上拉电阻的单片机接口连接，可以不外加上拉电阻。
3）、程序中为配合相应的传输速率，在对口线操作的指令后可用NOP指令加一定的延时。
4）、为了减少意外的干扰信号将EEPROM内的数据改写可用外部写保护引脚（如果有），或者在EEPROM内部没有用的空间写入标志字，每次上电时或复位时做一次检测，判断EEPROM是否被意外改写。
5）每个I2C 器件都有一个唯一的地址，而且可以是单接收的器件（例如：LCD 驱动器）或者可以接收也可以发送的器件（例如：存储器）。发送器或接收器可以在主模式或从模式下操作，这取决于芯片是否必须启动数据的传输还是仅仅被寻址。I2C 是一个多主总线，即它可以由多个连接的器件控制。
三、CAN总线
简介
CAN全称为Controller Area Network，即控制器局域网，由德国Bosch 公司最先提出，是国际上应用最广泛的现场总线之一。CAN 是一种多主方式的串行通讯总线，基本设计规范要求有高的位速率、高抗电磁干扰性，而且要能够检测出总线的任何错误。当信号传输距离长达10Km 时CAN 仍可提供高达50Kbit/s 的数据传输速率。
CAN (Controller Area Network)即控制器局域网络，属于工业现场总线的范畴。与一般的通信总线相比，CAN总线的数据通信具有突出的可靠性、实时性和灵活性。由于其良好的性能及独特的设计，CAN总线越来越受到人们的重视。它在汽车领域上的应用是最广泛的，世界上一些著名的汽车制造厂商，如BENZ(奔驰)、BMW(宝马)、PORSCHE(保时捷)、ROLLS-ROYCE(劳斯莱斯)和JAGUAR(美洲豹)等都采用了CAN总线来实现汽车内部控制系统与各检测和执行机构间的数据通信。同时，由于CAN总线本身的特点，其应用范围目前已不再局限于汽车行业，而向自动控制、航空航天、航海、过程工业、机械工业、纺织机械、农用机械、机器人、数控机床、医疗器械及传感器等领域发展。CAN已经形成国际标准，并已被公认为几种最有前途的现场总线之一。其典型的应用协议有： SAE J1939/ISO11783、CANOpen、CANaerospace、DeviceNet、NMEA 2000等。
CAN总线的特点
A、较低的成本与极高的总线利用率；
B、CAN通讯距离最大是10公里（设速率为5Kbps）,或最大通信速率为1Mbps(设通信距离为40米)。
C、CAN总线上的节点数可达110个。通信介质可在双绞线，同轴电缆，光纤中选择。
D、CAN采用非破坏性的总线仲裁技术，当多个节点同时发送数据时，优先级低的节点会主动退出发送，高优先级的节点可继续发送，节省总线仲裁时间。
E、CAN是多主方式工作，网上的任一节点均可在任意时刻主动地向网络上其他节点发送信息。
F、CAN采用报文识别符识别网络上的节点，从而把节点分成不同的优先级，高优先级的节点享有传送报文的优先权。
四、IIS总线
简介
是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准，该总线专责于 音频设备之间的数据传输，广泛应用于各种多媒体系统。它采用了沿独立的 导线传输时钟 与 数据信号的设计，通过将数据和时钟信号分离，避免了因时差诱发的失真，为用户节省了购买抵抗音频抖动的专业设备的费用。
功能描述与介绍
框图
三个主要信号
1、串行时钟SCLK，也叫位时钟（BCLK），即对应数字音频的每一位数据，SCLK都有1个脉冲。SCLK的频率=2×采样频率×采样位数
2、帧时钟LRCK，用于切换左右声道的数据。LRCK为“1”表示正在传输的是左声道的数据，为“0”则表示正在传输的是右声道的数据。LRCK的频率等于采样频率。
3、串行数据SDATA，就是用二进制补码表示的音频数据。
补充
有时为了使系统间能够更好地同步，还需要另外传输一个信号MCLK，称为主时钟，也叫系统时钟（Sys Clock），是采样频率的256倍或384倍。
I2S格式的信号无论有多少位有效数据，数据的最高位总是出现在LRCK变化（也就是一帧开始）后的第2个SCLK脉冲处。这就使得接收端与发送端的有效位数可以不同。如果接收端能处理的有效位数少于发送端，可以放弃数据帧中多余的低位数据；如果接收端能处理的有效位数多于发送端，可以自行补足剩余的位。这种同步机制使得数字音频设备的互连更加方便，而且不会造成数据错位。
很多部分是借鉴这篇文章进行补充和改写的（https://mp.weixin.qq.com/s/qbPSqSzJ27sLkVmqzoyV3g）希望对大家有帮助。
